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FlexClocking™ 架构
摘要
传统的多千兆赫兹内存接口在控制器和内存接口中需要时序同步电路，以补偿时钟、数据和命令/地址 (C/A) 信号之间引起的歪斜。采用 FlexClocking™ 技术的架构利用非对称分区，并在控制器接口中安装关键校准和时序电路，从而大大简化了 DRAM 接口设计。位于内存控制器接口 (PHY) 的中央 PLL 会将时钟转发并分配给控制器电路块和 DRAM 设备。
该架构使用单个时钟倍频，其中 DRAM 接口在控制器转发的半个位速率时钟派生的单个高速时钟域中运行。采用 8:1 的多路复用技术将命令/地址 (C/A) 和数据 (DQ) 链路实施为双向差分串行收发器。只要使用运行速率为 4.3Gbps 的 4 字节 DQ 链路、8 C/A 链路和以 2.15GHz 运行的单个转发时钟，便可实现超过 17GB/s 的峰值接口带宽。
采用这一独特的拓扑，FlexClocking 架构可以使 DRAM 设备高速运行，而无需 DLL 或 PLL。之所以能够实现，部分是由于利用了 Rambus FlexPhase™ 技术来调整 DRAM 设备上收到的时钟和 DQ 信号之间的任何变化。从而，简化了 DRAM 设计并大大降低了功耗。
商业和性能优势
- FlexClocking 架构可以使内存系统高速运行，且 DRAM 无需 PLL 和/或 DLL。
- FlexClocking 架构可以使低功率模式快速转换到活动模式。
- FlexClocking 架构采用高级电源状态管理 (APSM)，从而为各种运行模式提供超高的能效。
FlexClocking 架构是 Rambus Mobile Memory 创新技术的一个重要组成部分。Mobile Memory 创新技术推动着信令技术的发展，以满足未来的移动内存架构所需，能够为单个 DRAM 设备提供超过 17GB/s 的内存带宽和一流的能效。