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创新技术

Rambus 在开发和授权用于半导体和电子系统的创新技术方面拥有 20 多年的经验。Rambus 的科学家和工程师已开发了广泛的专利产品系列，现已授权给业内领先的电脑公司、高清电视公司、游戏公司和照明公司。

Rambus 的专利包括美国颁发和其他国家（地区）颁发的。有关美国专利和商标局批准颁发给 Rambus 的专利清单，请在此查看。

Rambus 创新技术示例

16 倍频数据率 16 倍频数据率是一项可在每个时钟周期内传输 16 位数据的技术，数据位数是当今许多 DRAM 中所使用的 DDR（双倍数据速传输率）技术的八倍，位传输速率是 XDR 内存的两倍。
32 倍频数据率 在每个时钟周期内每 I/O 可传输 32 位数据 － 数据位数是当今众多 DRAM 产品中常见的 DDR（双倍数据率）技术的 16 倍。32 倍频数据率，通过 Rambus Terabyte Bandwidth Initiative 开发。
Clocked DDR Address/Control Sending address and control information with a double-data-rate signals improves memory performance efficiency and enables higher effective bandwidth.
DRAM 上的 DLL/PLL 通过优化输入/输出 (IO) 时序来提高内存系统的最大运行频率。
DRSL 低电压、低功耗、差分信令标准，采用连接 XIO™ 单元与 XDR™ DRAM 设备的可扩展多 GHz、双向以及点对点的数据总线。
External and Self Refresh Address Continuity Manages refresh addressing with transitions into and out of low power Self Refresh modes in order to improve channel and memory efficiency, as well as reduce controller complexity.
FlexClocking™ 架构 采用 FlexClocking 技术的架构利用非对称分区，并在控制器接口中安装关键校准和时序电路，从而大大简化了 DRAM 接口设计。
FlexLink™ C/A 接口 业界首个全速、可扩展的点对点命令/地址通道。FlexLink C/A 使用单个、差分高速通信通道为 DRAM 提供命令和地址信息。FlexLink C/A 是通过 Rambus 的 Terabyte Bandwidth Initiative 开发而来。
FlexMode™ Interface Enables support of differential and single-ended memory interfaces in a single SoC package design with no additional pins through programmable assignment of signaling I/Os as either data or command/address.
FlexPhase™ 时序调整 使信号之间具有灵活的相位关系，使数据与芯片时钟精确地对齐。对于参考外部时钟信号的芯片到芯片系统，FlexPhase 技术是实现高数据率的关键技术要素。此外，FlexPhase 时序调整在传控架构中优势尤为突出，可消除与处理程序变化、驱动程序/接收器不匹配、片上时钟偏移和时钟驻波效果相关的许多时序偏移问题。FlexPhase 技术的数据和时钟自动集中功能，为设计者提供了快捷、方便的高速芯片互连设计解决方案。
I/O Power Mode Management Coordinates the control of I/O and clocking circuits to save power for low power modes, such as Deep Power-Down.
MicroLens® Optics Light distribution features that provide customizable control of uniformity and ray angle for superior application efficiency.
SolidCore™ Reflectors Compact reflectors capable of producing tightly controlled, efficient and high-intensity beams ideal for spotlights.
Strobed Write Improves timing and efficiency of write operations using strobe timing signals.
Strobed Write Burst Terminate Allows a memory controller to write data bursts of arbitrary lengths, increasing bus efficiency.
Temperature Compensated Self-Refresh Enables lower memory power during self-refresh by compensating the refresh rate based on temperature.
TruEdge™ LED Coupling LED-to-light guide coupling technology which delivers 93 to 96 % of total LED output to the light guide.
VirtuOptic™ Reflectors Produce a highly collimated, highly efficient light output while delivering precise ray angle control.
传控命令和地址 传控命令/地址架构提高了内存系统中的信号完整性，从而提供每针脚更高的位速率，使系统具备 GHz 的数据率。结合自动校直源同步信号时序的 FlexPhase™ 电路使用时，传控命令/地址架构可增加内存带宽、维持低延迟并无需进行时钟编码。传控架构已用于 Rambus 内存系统中，可提供可扩展性，而无需牺牲数据率。
低电容 ESD 减少电容以便以更高频率运行，同时保持稳固的静电放电 (ESD) 保护功能。
全差分内存架构 (FDMA) 业界首个在内存控制器和 DRAM 之间的关键信号连接上结合差分信令技术的内存架构。FDMA 为高性能内存系统带来更快的速度、更低的噪声和更低的功耗。FDMA 是通过 Rambus Terabyte Bandwidth Initiative 发展而来。
八倍频数据率 在每个时钟周期内传输 8 位数据，是当今最先进的采用 DDR（双倍频数据率）的内存技术的四倍。
具有快速恢复功能的数字 CDR 能够以低延迟，从低功率状态下快速恢复。
创新技术
动态点对点技术 在保持高性能点对点信令的情况下，允许内存升级和扩充容量。
双倍总线速率技术 无需更高的系统时钟速度，便可将内存核心的传输速率翻倍。
双倍数据率写入掩码 允许内存控制器为小于已编程的突发长度的数据进行寻址和写入。
双回路 PLL/DLL 使用 PLL/DLL 可以降低功耗、硅面积以及集成电路的成本。分享关键的通用电路时，运行允许 PLL/DLL 锁定若干个任意相位。
反射取消 提高具有较大阻抗不连续性环境中的系统余量。
可写入的模式寄存器 通过使用固件设置最佳系统参数，以降低系统成本。
可变的突发长度 通过允许在 DRAM 和闪存中每个内存读取或写入请求发送不同数量的数据，可提高数据传输效率。
可编程的读取延迟 通过更加有效地调度内部内存时序，使内存组件以更高的频率运行。
基于相位内插器的 CDR 降低时钟和数据恢复电路的成本、功耗和面积，并提高高速并行和串行链接与 PLL 时钟和数据恢复 (CDR) 的抖动性能。
增强型 FlexPhase™ 时序调整 使信号之间具有灵活的相位关系，使数据与芯片时钟精确地对齐。增强的 FlexPhase 改进了 FlexPhase 在极高性能内存系统以 10Gbit 甚至更高的数据传输率运行时的敏感度和能力。增强型 FlexPhase 是通过 Rambus Terabyte Bandwidth Initiative 发展而来。
增强的动态点对点技术 能满足下一代内存系统对性能、可扩展性及容量的需求。DPP 支持 FlexLink™ C/A，使命令/地址信号具有动态点对点能力。DPP 提供可扩展的内存系统容量和访问粒度。增强型 DPP 是通过 Rambus 的 Terabyte Bandwidth Initiative 开发而来。
多数据率传输 提高接口的传输率，而无需提高系统时钟速度。
完全同步的 DRAM 实现 DRAM 系统的精确时序，提高内存传输效率并促进系统的管线化。
宽频率范围 PLL 使用连续、宽范围频率调整功能简化并行和串行链路。
应用于底板的多级信令 提高频率受限通道中使用的高速并行和串行链路中的数据率和系统余量。
延迟写入/写入延迟 通过减少内存核心中的读写周转提高内存设备的吞吐量。
微线程 可降低行和列的访问粒度，从而使处理小型数据对象的应用性能具有显著优势。
抖动减少技术 改进极高速通信链路的信号完整性。通过减少抖动，可实现 16Gbps 的内存信令性能，使下一代内存系统达到 TB 级带宽性能水平。抖动减少技术是通过 Rambus 的 Terabyte Bandwidth Initiative 开发而来。
时钟倍频 DLL 提高高速并行和串行链路的整合水平和噪音抑制能力。
极低摆幅差分信令 极低摆幅差分信令 (VLSD) 是以地面为参考的双向差分信令技术，能够提供高性能、低功率且经济有效的解决方案，以满足对带宽和功效有特别严格要求的应用。
核心预取 改善接口带宽，同时使核心的运行频率更低。
模块关闭布线 在允许系统升级的同时，降低模块和连接器的成本和针脚数。
模块线程化 通过将并行化应用于模块数据访问，模块线程化可提高内存模块的吞吐量和能效。
模块连接器补偿 利用模块连接器减少电气互联的阻抗不连续性，从而提高系统的运行频率。
模块阻抗补偿 通过减少焊接设备负载所引起的不连续性，从而提高模块的运行频率。
片上终结器 (ODT) 校准 采用片上终结器阻抗可减少片外终结器引起的电气不连续性，从而改善信令环境。
系统内 IO 余量和特性 通过测量用于速度分级的信号完整性参数，来提高系统的可靠性和系统效能。通过使用系统内电压和时序余量测试来诊断通道，从而提高通道的余量和可测试性。
系统飞行时间层级化 实现大容量总线的内存或逻辑系统，从而以高频率运行。简化控制器逻辑的读/写调度。
缓冲模块 增加系统的内存容量。通过汇集多个低速内存设备的输出而产生高内存带宽。
自动预充电 由于无需发送预充电命令，因此提高了内存运行的效率。
输出驱动器校准 通过利用精密的外部电阻器保持稳定的电流或电压驱动水平，提高数据率和系统电压余量。
近地信令 近地信令 (NGS) 是终结于地面的单端信令技术，能够在大幅降低 IO 信令功耗和设计复杂度的情况下实现高数据率，同时保持出色的信号完整性。
通道等化 通过减少高速并行和串行链路通道中的码间干扰（Inter-Symbol Interference，ISI），来改善接收器和系统余量。
非对称等化 使下一代内存系统具有非常高的带宽。信号等化非对称地应用到所有的内存控制器 － DRAM 通信链路，并改进了整体信号完整性，同时将复杂性和 DRAM 设备成本降到最低。非对称等化通过 Rambus 的 Terabyte Bandwidth Initiative 开发而来。
高级电源状态管理 (APSM) Advanced power states in a memory system that enable and disable critical circuitry, such as input receivers and clock circuits, provide an effective way to lower memory system power for various system performance levels.
 
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