串行链接创新技术

二十多年来，Rambus 一直是串行链接物理层技术方面的领袖。Rambus 率先在内存架构中使用串行链接，并大大地推进了串行链接技术在通信接口中的应用。Rambus 广泛的专利创新系列技术是众多行业标准串行链接的基础，包括 PCI Express、串行 ATA、串行附加 SCSI (SAS)、DisplayPort 和 USB3.0。  可从 Rambus 获取授权的串行链接创新技术包括：

• 发射器预加重和去加重：通过补偿通道损失提高最大化操作频率。
• 宽频率范围锁相环 (PLL)：具有连续的宽范围频率调节功能，可将串行链接的执行简单化。
• 基于相位内插器的时钟和数据恢复 (CDR)：降低了 CDR 电路的成本、功耗和面积，与基于 PLL 的 CDR 相比，提高了高速链接中的抖动性能。

背景

由于内部对偏斜、串扰、其他耦合缺陷和物理限制等因素的影响，宽并行总线在升级到更高带宽和数据传输率方面的能力往往受到限制。串行链接通过克服这些针数和信令限制，使性能得到更大的可伸缩性。串行链接技术有时简称为 SerDes，是 Serializer-Deserializer（并行/串行转换器）的缩略语。串行链接的基本思想非常简单：并行数据（例如，8 位宽）被 Serialized（即从并行转换成串行），以更高的数据传输率（与串行化比率成正比）每次传送 1 位数据，并在接收器端 Deserialized （从串行转换成并行）。例如，一个以 100Mbps 的速度运行的 8 位的并行总线，串行后将成为以 800Mbps 运行的 1 位通道。

串行化以更高的频率运行，允许通过较窄的通道传送等量数据，从而减少针数。更少的针数意味着更小的芯片和封装（发送器和接收器）。使用更少的针数，连接器的体积也会更小，设备间连接耗费的 PCB 基板面也更小，总体系统成本也降低了。

减少针数也降低了串扰的影响，使解决方案更加稳定。然而，因为串行架构必须以较高的数据传输率运行，所以电路设计的复杂性增加。Rambus 在混合信号电路、封装和定性方面的专利创新技术解决了高速串行链接设计上的难题，允许设计师利用串行链接技术的所有优势。

创新技术

除了宽频率范围 PLL、基于相位内插器的时钟和数据恢复 (CDR) 和发射器预加重和去加重外，可从 Rambus 获取授权的串行链接创新技术还包括：

• 时钟倍频延迟锁定环 (DLL)：提高高速并行和串行链接的集成级别和噪音抗干扰能力。
• 部分响应判定反馈均衡器 (PrDFE)：是一项均衡技术，即使在接受器端的数据眼完全关闭的情况下，接收器也可以以 GB 为单位的数据传输率捕获数据。
• 数据过滤：一种减少抖动并提供更稳定计时基准的 CDR 技术。
• 系统响应信令：通过将传送级别和均衡设置配置为系统配置功能，从而达到优化信号完整性的目标。
• 闭环校准：使用重复模式校准，使接收器和发送器系统获得更好性能。
• 双沿时钟和工作周期矫正：双沿时钟，也称为双倍频数据传输率或 DDR，通常用于在保持低功耗的同时提高系统时钟频率。然而，DDR 运作常常会导致时钟和数据工作周期的不完善。为了达到高速串行链接所要求的精确边沿位置准确度，必须常常使用工作周期校准电路。
• InSitu 信号监测：实时监测接收器信号，提供输入数据的片上示波器视图。