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DDR3 内存接口解决方案
Rambus DDR3 内存接口解决方案是专为消费电子产品而设计的高性能、低成本物理层 (PHY) 接口。Rambus 的消费电子产品 DDR3 物理层 (PHY) 接口解决方案能够以低成本打线封装支持高达 1600MT/s 的数据传输率。它采用了多项专利创新技术，例如：片上锁相环 (PLL)、延迟锁定环 (DLL)、FlexPhase™ 时序调整电路、输出驱动器校准和片内终结器 (ODT) 校准，以提供完整的内存解决方案。物理层 (PHY) 也提供针对 DDR2 SDRAM 应用的向后兼容性。
DDR3 物理层 (PHY) 包括命令/地址 (C/A) 宏单元和各种 8 位的数据宏单元。物理层 (PHY) 包含稳定操作所需的所有组件，包括输入输出垫、PLL、电源模式管理 (PMM)、发送和接收路径、时钟分布、控制逻辑、配电和静电放电 (ESD) 保护电路。
Rambus FlexPhase 技术用于提供最佳内存系计时，包括针对传控拓扑的写平整和读平整显示调整。支持内存控制器执行的标准 DDR3 写平整校准程序。
Rambus 在物理层 (PHY) 开发包 (PDP) 中提供其 DDR3 物理层 (PHY)，让内存接口设计师得以定制 DDR3 的实现方式，以满足特定的应用需要。Rambus 通过 PDP 提供全部必要的构建块，包括 PHY 架构、图表、模型、普通布局、平面图、验证 IP、实施文档、测试文档、设计脚本和模拟文件，以确保接口设计的成功。
接口功能
- 800 到 1600MT/s 数据传输率
- DDR3 和 DDR2 信令模式：SSTL_1.35、SSTL_1.5 和 SSTL_1.8 逻辑层
- 数据、地址和时钟信号的 FlexPhase™ 计时调整
- 可编程式输出阻抗和片内终结器
- 输出阻抗和片内终结器 ZQ 校准
- 针对 ASIC 接口的集成 DLL 和针对接口和设备时钟合成的集成高性能 PLL
- 同步 ASIC 接口以便与可合成设计流程兼容
- 可编程输出转换速率
- 电源模式管理模块
- PHY 内置定性模块
- 支持打线或倒装芯片封装