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XDR™ 创新技术
Rambus XDR™ 内存接口架构包括四个构建块技术：差分 Rambus 信令电平 (DRSL)、八倍频数据传输率 (ODR)、FlexPhase™ 自动校直电路和动态点对点 (DPP) 技术。
- DRSL（差分 Rambus 信令电平）是低电压、低电源的差分信令标准，采用连接 XIO 单元与 XDR DRAM 设备的可扩展多 GHz、双向以及点对点的数据总线。XDR 内存解决方案采用 Rambus 信令电平 (RSL) 标准，该标准最初为 RDRAM® 内存接口而开发，最多支持 36 个设备连接到源同步、总线地址和指令信号。
- ODR（八倍频数据传输率）在每个时钟周期内传输 8 位数据，是当今最先进的采用 DDR（二倍频数据传输率）的内存技术的四倍。XDR 数据传输率可扩展至 7.2Gbps。
- FlexPhase 自动校直电路消除了 XDR 内存接口数据总线位数间的系统时序偏移。由于分辨率为 2.5ps（3.2Gbps）且最大范围超过 10ns，FlexPhase 技术不再需要匹配板和封装上的轨迹长度。FlexPhase 也可以动态校正芯片时钟偏移、驱动程序/接收器不匹配和促成较低的系统成本设计的时钟驻波效应。
- 动态点对点 (DPP) 技术保持了数据总线上的点对点信令的信号完整性，但同时可提供通过模块升级实现扩容的灵活性。内存模块可以通过动态重新配置来支持不同的数据总线带宽，这样就可使有固定数据总线宽度的内存控制器连接到不同数量的模块上。