Innovationen

Mit über 15 Jahren Erfahrung in den Bereichen Hochgeschwindigkeits-Chip-Schnittstellen und Systementwurf hat Rambus grundlegende Innovationen für fortschrittliche Schnittstellen und Systeme hervorgebracht. Die Rambus-Technologien, die ursprünglich auf dem Speichermarkt eingesetzt wurden, kommen mittlerweile in einem breiten Spektrum an Hochgeschwindigkeits-Chip-Schnittstellen und -systemen zum Einsatz und bieten Kunden Leistungs- und Kostenvorteile. Diese Innovationen erstrecken sich auf die Bereiche Logik- und Controller-Schnittstellen, Speicherarchitektur, parallele und serielle Hochgeschwindigkeits-Links sowie Systementwurf. Die von Rambus-Ingenieuren entwickelten Innovationen haben zu mehr als 727 US-amerikanischen und internationalen Patenten sowie zu über 499 Patentanträgen geführt.

Beispiele für Rambus-Innovationen für Chip-Schnittstellen, Systementwurf und Baugruppen

16X Data Rate 16X Data Rate is a technology that transfers 16 bits of data per clock cycle, 8 times as many data bits as DDR (Double Data Rate) techniques used in many DRAMs today and twice the bit transfer rate of XDR memory. This technology allows the XDR2 memory system to run at data rates as high as 12.8Gbps at relatively low and economical system clock speeds.
32X Data Rate Transfers 32 bits of data per I/O on each clock cycle - 16 times as many data bits as the DDR (double data rate) techniques common in many DRAM products today. 32X Data Rate was developed through the Rambus Terabyte Bandwidth Initiative.
Asymmetric Equalization Enables very high bandwidths on next generation memory systems. Signal equalization is applied asymmetrically across the memory controller - DRAM communication link and improves overall signal integrity while minimizing the complexity and cost of the DRAM device. Asymmetric Equalization was developed through the Rambus Terabyte Bandwidth Initiative.
Auf einem Phaseninterpolator basierende Taktrückgewinnung Senkt Kosten, Stromverbrauch und Fläche einer Taktrückgewinnungsschaltung und verbessert die Jitter-Leistung in parallelen und seriellen Hochgeschwindigkeits-Links im Vergleich zur Taktrückgewinnung (CDR) mit PLL.
Auto Precharge Erhöht die Effizienz von Speichervorgängen, da keine Vorladebefehle mehr gesendet werden müssen.
Core Prefetch Erhöht die Schnittstellenbandbreite und ermöglicht gleichzeitig die Senkung der Core-Frequenz.
Digital CDR (Taktrückgewinnung) mit schneller Rückgewinnung Ermöglicht eine schnelle Rückgewinnung mit geringer Latenz aus einem Kleinsignalzustand.
DLL zur Taktmultiplikation Verbessert den Integrationsgrad und die Rauschunterdrückungsfähigkeit von Parallel- und Serial-Links mit hoher Geschwindigkeit.
DLL/PLL auf einem DRAM Steigert die maximale Schaltfrequenz eines Speichersystems durch Optimieren des IO-Timings (Input/Output).
Doppelte Busrate Verdoppelt die Übertragungsrate aus einem Speicher-Core, ohne dass hierfür höhere Systemtaktfrequenzen erforderlich sind.
Double Data Rate Write Masking Ermöglicht es einem Speicher-Controller, Daten, die kleiner als die programmierte Burst-Länge sind, zu adressieren und zu schreiben.
DRSL Ein Standard für die Differenzialsignalübertragung mit niedriger Spannung und Stromstärke, der die Grundlage für bidirektionale Multi-GHz- und Punkt-zu-Punkt-Datenbusse bildet, die die XIO™-Zelle mit XDR™-DRAM-Bauelementen verbindet.
Dual Loop PLL/DLL Verringert Stromverbrauch, Siliziumfläche und Kosten einer integrierten Schaltung anhand eines PLL/DLL. Ermöglicht einem PLL/DLL, mehrere willkürlich ausgewählte Phasen zu fixieren, während wichtige Schaltungen gemeinsam genutzt werden.
Dynamic Point-to-Point Technology Enhanced Enables the performance, scalability and capacity needs of next generation memory systems. DPP supports FlexLink™ C/A allowing dynamic point-to-point capability for command/address signals. DPP enables the scaling of memory system capacity and access granularity. Enhanced DPP was developed through the Rambus Terabyte Bandwidth Initiative.
Dynamische Punkt-zu-Punkt-Technologie Ermöglicht Speicher-Upgrades und Kapazitätserweiterungen, während die hohe Leistung der Punkt-zu-Punkt-Übertragung beibehalten wird.
Enhanced FlexPhase™ Timing Adjustments Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase enhancements improve the sensitivity and capability of FlexPhase for very high performance memory systems operating at data rates of 10 Gbits and higher. Enhanced FlexPhase was developed through the Rambus Terabyte Bandwidth Initiative.
ESD-Schutz mit niedrigen Kapazitäten Reduziert die Kapazität, um höhere Betriebsfrequenzen zu ermöglichen, während ein zuverlässiger ESD-Schutz (elektrostatische Entladung) sichergestellt ist.
FlexLink™ C/A Interface Industry's first full-speed, scalable point-to-point command/address channel. FlexLink C/A provides the command and address information to a DRAM using a single, differential high speed communications channel. FlexLink C/A was developed through the Rambus Terabyte Bandwidth Initiative.
FlexPhase™ Timing Adjustments Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase technology is a key technology ingredient for achieving high data rates on chip to chip systems that reference an external clock signal. In addition, FlexPhase timing adjustments, which can be particularly beneficial in Fly-by architecture, eliminate many timing offsets associated with process variations, driver/receiver mismatch, on-chip clock skew and clock standing wave effects. FlexPhase technology's automatic centering of data and clock offers designers a quick and easy design solution for high speed chip interconnections.
Fly-by Command and Address Fly-by command/address architectures improve signal integrity in memory systems, thus enabling higher per-pin bit rates and systems capable of GHz data rates. When used in combination with FlexPhase™ circuits that deskew the timing of source synchronous signals, the Fly-by command/address architecture increases memory bandwidth, maintains low latency, and avoids the need for clock-encoding. Fly-by architectures have been used in Rambus memory systems to enable scalability without compromising data rates.
Fully Differential Memory Architecture (FDMA) Industry's first memory architecture that incorporates differential signaling technology on all key signal connections between the memory controller and the DRAM. FDMA enables higher speed, lower noise and lower power in high performance memory systems. FDMA was developed through the Rambus Terabyte Bandwidth Initiative.
Gepufferte Module Erhöht die Speicherkapazität eines Systems. Erzeugt eine hohe Speicherbandbreite durch Zusammenführen der Leistung mehrerer Speicherbauelemente mit niedrigerer Geschwindigkeit.
Jitter Reduction Technology Improves the signal integrity of very high speed communications links. By reducing jitter, memory signaling performance of 16Gbps can be achieved, enabling the terabyte bandwidth performance levels of next generation memory systems. Jitter Reduction Technology was developed through the Rambus Terabyte Bandwidth InitiativeTerabyte Bandwidth Initiative.
Kanalentzerrung Verbessert die Receive Eye-Größe (die Darstellung der Daten auf der Empfangsseite während der Öffnung des Auges) und Systemreserven durch Verringern der Intersymbol-Interferenzen (ISI) in Parallel- und Serial-Link-Kanälen mit hoher Geschwindigkeit.
Late Write/Write-Latenz Steigert den Durchsatz eines Speicherbauelements durch Reduzieren des Schreib-Lese-Turnarounds innerhalb des Speicher-Cores.
Micro-threading Reduce row and column access granularity resulting in a significant performance benefit for applications dealing with small data objects.
Modul-On-Off-Routing Senkt die Kosten und Pinzahl von Modulen und Anschlüssen und lässt gleichzeitig System-Upgrades zu.
Modulanschlusskompensation Steigert die Betriebsfrequenz von Systemen, die Modulanschlüsse verwenden, indem die Impedanzdiskontinuität der elektrischen Verbindung vermindert wird.
Modulimpedanzkompensation Steigert die Betriebsfrequenz eines Moduls durch Vermindern der Diskontinuität, die durch die Ladung aufgelöteter Bauelemente verursacht wird.
Multi-Data-Rate-Übertragung Erhöht die Übertragungsrate einer Schnittstelle, ohne dass hierfür höhere Systemtaktfrequenzen erforderlich sind.
Multi-Level-Signaltechnik für Backplanes Steigert Datenübertragungsraten und Systemreserven in parallelen und seriellen Hochgeschwindigkeits-Links, die in Channels mit beschränkter Frequenz zum Einsatz kommen.
Octal Data Rate (ODR) Mit jedem Taktzyklus werden acht Datenbit übertragen. Das ist das Vierfache der Datenmenge, die von den aktuellen Speichertechnologien nach dem neuesten Stand der Technik unter Verwendung von DDR (Double Data Rate) übertragen wird.
On Die Termination (ODT) Calibration Incorporates On Die Termination impedance improving the signaling environment by reducing the electrical discontinuities introduced with off-die termination.
Output Driver Calibration Improves data rates and system voltage margin by maintaining stable current or voltage drive levels referenced to a precision external resistor.
PLL mit breitem Frequenzbereich Vereinfacht Parallel- und Serial-Link-Anwendungen mit der Möglichkeit, die Frequenz kontinuierlich in einem breiten Bereich anzupassen.
Programmierbare Lese-Latenz Ermöglicht einem Speicherbauteil den Betrieb mit höheren Frequenzen durch effizientere Planung der internen Speicher-Timings.
Reflexionsunterdrückung Verbessert die Systemreserven in Umgebungen mit erheblichen Impedanzdiskontinuitäten.
Stromspar-Initiative für Multi-Gbps-Plattformen Stromspar-Techniken für serielle Hochleistungs-Multi-Gbps-Verbindungen
System Flight Time Levelization Ermöglicht Busspeicher- oder Logiksysteme mit sehr hoer Kapazität, die mit hoher Frequenz arbeiten. Vereinfacht Planung von Lese-/Schreibvorgängen von der Controller-Logik aus.
Systeminterne IO-Spanne und -Charakterisierung Verbessert die Systemzuverlässigkeit und die Systemerträge durch Messung von Signalintegritätsparametern, die zur Einteilung in Geschwindigkeitsklassen herangezogen werden. Optimiert Channel-Spannen und -Testbarkeit durch systeminterne Spannungsbereichs- und Timing-Spannentests für die Channel-Diagnose.
Variable Burst-Länge Steigert die Effizienz der Datenübertragung, da verschieden große Datenmengen über einen Speicher-Lese- oder Schreibvorgang in DRAMs und Flash-Speicher gesendet werden können.
Vollständig synchroner DRAM Ermöglicht präzises Timing aus einem DRAM-System, steigert die Speicherübertragungseffizienz und ermöglicht das System-Pipelining.
Write Strobe Terminate Ermöglicht es einem Speicher-Controller, Daten-Bursts willkürlicher Länge zu schreiben, wodurch sich die Buseffizienz erhöht.
Writeable Mode Register Senkt die Systemkosten, indem die optimalen Systemparamter von der Firmware eingestellt werden.

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