FlexClocking™-Architektur

Zusammenfassung

Traditionelle Multigigahertz-Speicherschnittstellen erfordern Timing-Sychronisierungsschaltungen sowohl im Controller als auch auf der Speicherschnittstelle, um die sich aus Takt, Daten und Befehls- bzw. Adress-Signalen ergebenden Verzögerungen auszugleichen. Bei FlexClocking™ handelt es sich um eine Architektur, die asymmetrische Partitionierung anwendet und wichtige Kalibrierungs- und Timing-Schaltungen auf der Controller-Schnittstelle platziert, wodurch die DRAM-Schnittstellengestaltung entscheidend vereinfacht wird. Der Takt wird durch einen zentralen PLL auf der Speicher-Controller-Schnittstelle (PHY) sowohl an die Controller-Schaltkreisblöcke als auch an den DRAM-Baustein weitergeleitet und verteilt.

Diese Architektur beinhaltet den Einsatz eines Taktvervielfachers, wobei die DRAM-Schnittstelle auf einer einzigen, Hochgeschwindigkeits-Taktdomäne betrieben wird, die sich aus einem Halb-Bit-Takt ergibt, der vom Controller weitergeleitet wurde. Die Befehls-/Adress- und Daten-Links (C/A- und DQ-Links) werden als bidirektionale Differenzialserientransceiver mit 8:1-Multiplexing eingebunden. Eine Spitzenschnittstellenbandbreite von mehr als 17 GB/s kann durch Einsatz von nur vier Bytes der DQ-Links erreicht werden, die bei 4,3 Gbps, 8 C/A-Links und einem weitergeleiten 2,15 GHz-Takt betrieben werden.

Durch diese einzigartige Topologie ermöglicht die FlexClocking-Architektur einen Hochgeschwindigkeitsbetrieb, für den kein DLL oder PLL auf dem DRAM-Baustein erforderlich ist. Dies wird zur Teil über die FlexPhase™-Technik ermöglicht, durch die jegliche Abweichungen zwischen Takt- und DQ-Signalen, die am DRAM-Baustein empfangen werden, ausgeglichen werden können. Dadurch wird die DRAM-Gestaltung vereinfacht und der Stromverbrauch enorm verringert.

Wirtschaftliche und technische Vorteile

• Die FlexClocking-Architektur ermöglicht Hochgeschwindigkeitsbetrieb im Speichersystem, ohne dass dafür eine DLL oder PLL auf dem DRAM-Baustein erforderlich ist.
• Die FlexClocking-Architektur ermöglicht schnelle Umschaltung vom Energiesparmodus in den aktiven Modus.
• Die FlexClocking-Architektur unterstützt Advanced Power State Management (APSM), um erstklassige Stromeffizienz in mehreren Betriebsmodi zu ermöglichen.

Die FlexClocking-Architektur ist ein Element der Entwicklungsinitiative für mobile Speicher von Rambus. Die Entwicklungsinitiative für mobile Speicher fördert die Entwicklung von Signalübertragungstechniken für zukünftige Architekturen mobiler Speicher, die mehr als 17 GB/s Speicherbandbreite bei erstklassiger Stromeffizienz aus nur einem DRAM-Baustein bieten.