Fly-by-Befehl und -Adresse

Hintergrund

In konventionellen DRAM-Systemen mit geringerer Geschwindigkeit werden Takt-, Befehls- und Adress-Signale auf mehrere DRAMs mithilfe einer Topologie verteilt, in der diese Signale alle DRAMs ungefähr gleichzeitig erreichen. In derartigen Systemen führen die Verzögerungen bei der Übertragung auf den Befehls- und Adressleitungen zu einem Timing-Versatz im System, durch den die Arbeitsgeschwindigkeit des Busses verringert und letztlich die Leistung eines Hochgeschwindigkeits-Speichersystems beeinträchtigt wird. Obwohl der Versatz der Ankunftszeiten von Takt-, Befehls- und Adress-Signalen in den einzelnen DRAMs gering ist, wird dieser Versatz wegen der ständig wachsenden Taktfrequenzen bedeutsam. In derartigen Systemen werden die durch den Versatz bedingten Frequenzbeschränkungen für den Befehls- und Adressbus zu einem Hindernis, und zwar bei der Realisierung von Speicher mit Datenübertragungsraten im GHz-Bereich.

Wie unten veranschaulicht, kann die variable Signallaufzeit vom Speicher-Controller zu den Speichereinheiten (der so genannte „Laufzeitversatz“) in Hochgeschwindigkeitssystemen mit kurzen Taktzyklen zu einem erheblichen Faktor werden. Wie die Darstellung zeigt, kann der Laufzeitversatz einen großen Teil der verfügbaren Zykluszeit verbrauchen, sodass bei Geschwindigkeiten von mehr als 1 GHz nur sehr wenig Raum für zuverlässige Setup- und Hold-Zeiten der Signale vorhanden ist. Das Problem wird beim Betrieb mit verdoppelten Datenübertragsraten größer.

Ein üblicher Lösungsansatz für das Laufzeitversatz-Problem besteht darin, die Längen der Leiterbahnen der zur Übertragung der Befehls- und Adress-Signale verwendeten Signalleitungen anzugleichen. Eine der Techniken, mit der versucht wird, die Leiterbahnen anzugleichen, geht von einer verzweigten Topologie aus. In einer verzweigten Topologie, wie sie unten veranschaulicht wird, werden die Bahnen für das Befehls-, Adress- und Taktsignal zu einem zentralen Knoten geleitet und dann vom zentralen Knoten aus auf die einzelnen DRAMs verteilt. Durch Einführung eines Signalverteilungspunkts, der dichter an den DRAMs liegt, sind die potenziellen Abweichungen der Leiterbahnlängen auf die kürzeren Wege zwischen zentralem Knoten und den einzelnen DRAMs beschränkt.

Die Leistung von traditionellen DRAM-Topologien wird zusätzlich durch kapazitive Ladung eingeschränkt. Das Hinzufügen von Speichereinheiten zur Erhöhung der Speicherkapazität auf dem Modul erhöht die kapazitive Ladung der Befehls- und Adressleitungen und führt auf diesen Leitungen zu einer Beschränkung der Signalübertragungsrate.

Lösungen von Rambus

Die patentierten Innovationen von Rambus befassen sich mithilfe der Fly-by-Architektur mit den oben besprochenen Problemen, nämlich dem Versatz der Signallaufzeit und der kapazitiven Ladung. Die Fly-by-Architektur wurde von Rambus in DRAM-Systeme integriert, um eine Erhöhung der Speicherkapazität ohne Auswirkungen auf die Datenübertragungsraten des Speichers zu erreichen. Auch optimiert die Fly-by-Architektur die Übertragungstopologie des Systems, da sie tolerant bezüglich Timing-Versatz ist und in Zusammenarbeit mit der FlexPhase™-Schaltungstechnologie auch andere Arten von Versatzproblemen bewältigen kann. Fly-by macht die Kapazität von Punkt-zu-Punkt-Datenleitungen skalierbar, ohne die Datenübertragungsraten des Speichers zu beeinträchtigen.

In der Fly-by-Architektur werden die Takt-, Befehls- und Adress-Signale quellsynchron an die DRAMs übertragen. Wie die obige Abbildung zeigt, breitet sich das Taktsignal über die Befehls- und Adressinformationen so aus, dass diese gleichzeitig die Schnittstellen der DRAMs erreichen können. Bei dieser Topologie erreichen die auf diesen Leitungen übertragenen Signale die DRAMs allerdings zu etwas voneinander abweichenden Zeitpunkten. Wie die obige Darstellung veranschaulicht, erreichen die Signale DRAM 1 kurz vor DRAM 2 usw. Da die Ankunftszeiten der Signale an den DRAM-Schnittstellen zeitlich verteilt sind, sind die Zeitpunkte, zu denen die Signale auf die Eingangskapazität der DRAMs treffen, ähnlich verteilt, wodurch die oben behandelten Probleme mit kapazitiver Ladung gemindert werden. Die Reduzierung der kapazitiven Ladung verbessert die Signalintegrität und ermöglicht höhere Datenübertragungsraten.

Durch Anwendung der FlexPhase-Schaltungstechnologie auf die Datensignale am Speicher-Controller kann die Datenübertragung weiter erhöht werden. Da die Ankunftszeiten der Befehls- und Adress-Signale an den DRAMs zeitlich verteilt sind, ist der von den DRAMs ausgehende Datenverkehr auf den einzelnen Datenleitungen ebenfalls mit geringem zeitlichen Versatz behaftet. FlexPhase-Schaltungen können zur Entzerrung dieser eingehenden Datensignale verwendet werden. Mit FlexPhase-Schaltungen können auch die vom Controller an die DRAMs gesendeten Datensignale mit einem Vorversatz versehen werden, damit die Daten in einer wohlbekannten Timing-Beziehung bezüglich der Befehls- und Adress-Signale ankommen.

Bei der Fly-by-Befehls- und Adressarchitektur kann auch durch terminierte Routing-Leiterbahnen auf der Platine eine bessere Kontrolle der Impedanz auf der Leitung als bei anderen Topologien erreicht werden. Eine zusätzliche Reduzierung der Impedanz-Fehlanpassung kann auch durch kürzere Blindleitungen für die Befehls- und Adressleitung zu den DRAM-Bausteinen im Speichermodul erreicht werden. Die verbesserte Impedanzcharakteristik der Signalleitungen führt zu geringeren Signalreflexionen und weniger Rauschen, was wiederum höhere Signalfrequenzen ermöglicht.

Neben höheren Datenübertragungsraten besteht ein wesentlicher Vorteil des Fly-by-Ansatzes darin, dass er hochskalierbar ist, da je nach den Anforderungen der relevanten Anwendungen das System durch zusätzliche DRAMs aufgerüstet werden kann. Mit diesen zusätzlichen DRAMs kann die Fly-by-Architektur hohe Datenübertragungsraten für die Befehls-, Adress- und Taktsignale aufrechterhalten. Andere Topologien sind dagegen von Laufzeitversatz kapazitiver Ladung und Impedanz-Fehlanpassungen betroffen. Derartige Nicht-Fly-by-Topologien müssen oft wegen der zusätzlichen DRAMs die Übertragungsraten auf den Befehls- und Adress-Signalleitungen reduzieren, was wiederum die Systemleistung vermindert.

Die Fly-by-Architektur erlaubt den Designern zusammen mit der FlexPhase-Schaltungstechnologie eine Reduzierung der Leiterbahnlängen auf der Platine, da die Timing-Abweichungen mithilfe der FlexPhase-Schaltungstechnologie auf dem Speichermodul behandelt werden. Rambus hat auch Dynamische Punkt-zu-Punkt-Technologien entwickelt, die in Kombination mit Fly-by Speicherupgrades unter Beibehaltung der Bandbreite ermöglichen.

Welche Vorteile ergeben sich daraus?

Vorteile für Subsysteme:
Mit Fly-by-Architekturen können Subsysteme beträchtlich höhere Betriebs-Datenübertragungsraten erzielen als mit konventionellen Ansätzen. Mit Fly-by-Architekturen können Designer geringere Längen für Leiterbahnen auf der Platine zulassen. Dies ermöglicht einfachere und kompaktere Layouts für Speichersubsysteme.

Vorteile für Systeme:
Mit Fly-by-Architekturen können DRAM-Systeme mit Datenübertragungsraten im GHz-Bereich betrieben werden. Die überlegene Systemleistung der DRAMs führt zu einem Leistungszuwachs bei Desktop-Computern, Notebooks, Servern und Speichergeräten in der Industrie, HDTVs, Spiele-Computern und tragbaren Geräten.