DDR3-Speicherschnittstellenlösungen

Die Rambus DDR3-Speicherschnittstellenlösung ist eine kostengünstige Hochleistungs-PHY für Unterhaltungselektronik. Die DDR3-PHY-Lösung von Rambus unterstützt Datenraten von bis zu 1.600 Millionen Übertragungen (Megatransfers) pro Sekunde (MT/s) in einer kostengünstigen Drahtbond-Baugruppe. Sie umfasst patentierte Innovationen wie auf dem Chip integrierte Phase-Locked Loops (PLL), Delay-Locked Loops (DLL), FlexPhase™-Zeitregelungsschaltungen, Ausgangstreiberkalibrierung und Kalibrierung der On-Die-Terminierung (ODT) und stellt damit eine komplette Speicherlösung bereit. Die PHY ist zudem abwärtskompatibel zu DDR2-SDRAM-Anwendungen.

Die DDR3-PHY besteht aus einer Makrozelle für Befehle/Adressen (C/A) und einer variablen Anzahl von Makrozellen für 8-Bit-Daten. Die PHY umfasst alle erforderlichen Komponenten für einen robusten Betrieb. Dazu gehören E/A-Blöcke, PLL, Power Mode Management (PMM), Übertragungs- und Empfangskanäle, Taktverteilung, Steuerungslogik, Stromverteilung und Schaltkreise zum Schutz vor elektrostatischer Entladung.

Die Rambus-FlexPhase-Technologie wird eingesetzt, um ein optimales Timing des Arbeitsspeichersystems zu erzielen, z. B. durch Ausgleichen der Verzögerungen von Schreib-/Lesevorgängen (Write-/Read-Leveling) für flüchtige Speicher. FlexPhase unterstützt den vom Speichercontroller durchgeführten Standard-Kalibrierungsvorgang zum DDR3-Write-Leveling.

Rambus bietet die DDR3-PHY in einem Entwicklungspaket für die physikalische Schnittstelle PHY Development Package (PDP) an, das es Entwicklern von Speicherschnittstellen ermöglicht, ihre DDR3-Implementierung an die Erfordernisse der jeweiligen Anwendungen anzupassen. Mit dem PDP stellt Rambus alle Bausteine bereit, die zum erfolgreichen Schnittstellendesign erforderlich sind: PHY-Architektur, Schemata, Modelle, Basis-Layout, Bauplan, Verifikations-IP, Implementierungsdokumentation, Testdokumentation, Entwurfsskripte und Simulationsdateien.

Eigenschaften der Schnittstelle

• Datenraten von 800 bis 1.600 MT/s
• DDR3- und DDR2-Signalisierungsmodi: Logikebenen SSTL_1.35, SSTL_1.5 und SSTL_1.8
• FlexPhase™-Zeitregelung von Daten-, Adress- und Taktsignalen
• Programmierbare Ausgangsimpedanz und On-Die-Terminierung
• ZQ-Kalibrierung der Ausgangsimpedanz und On-Die-Kalibrierung
• Integrierte DLL für die ASIC-Schnittstelle und Hochleistungs-PLL für die Schnittstellen- und Gerätetaktsynthese
• Synchrone ASIC-Schnittstelle für Kompatibilität mit synthetisierbaren Entwurfsprozessen
• Programmierbare Ausgangs-Slewrate
• Module für das Power Mode Management
• In der PHY integriertes Beschreibungsmodul
• Unterstützung von Drahtbond- und Flip-Chip-Baugruppen