Architecture C/A à la volée

Contexte

Les systèmes DRAM traditionnels, dont le débit est inférieur, distribuent les signaux d'horloge, de commande et d'adresse à plusieurs DRAM par le biais d'une topologie dans laquelle ces signaux se propagent à toutes les DRAM du système de manière à peu près simultanée. Dans ce type de système, les retards de propagation des liaisons de commande et d'adresse introduisent un désalignement de la synchronisation dans le système, limitant ainsi la fréquence de fonctionnement du bus, ce qui, au final, affecte les performances des systèmes mémoire haut débit. Bien que le désalignement des temps d'arrivée des signaux d'horloge, de commande et d'adresse à chaque DRAM soit faible, il devient significatif à mesure que les fréquences d'horloge croissent. Dans ces systèmes, la limitation en fréquence du bus de commande/adresse (C/A) due au désalignement limite la possibilité d'obtenir des performances de fonctionnement de la mémoire fiables à des fréquences de plusieurs gigahertz.

Comme illustré ci-dessous, la variabilité du temps de vol depuis le contrôleur mémoire jusqu'aux systèmes mémoire, ou « désalignement du temps de vol », devient un facteur non négligeable pour les systèmes haute fréquence dont la période d'horloge est courte. Comme le montre l'illustration, le désalignement du temps de vol peut occuper la majeure partie du temps de cycle disponible. Ainsi, à des fréquences supérieures à 1 GHz, il reste très peu de temps pour que les temps de positionnement et de maintien soient fiables. Le problème est d'autant plus sérieux lorsque le système fonctionne en double débit de données.

L'une des solutions courantes pour résoudre ce problème de désalignement du temps de vol consiste à tenter de faire correspondre la longueur des pistes des liaisons de signal utilisées pour transférer les signaux d'adresse et de commande. L'une des techniques visant à faire correspondre la longueur des pistes repose sur une topologie en Y. Dans une telle topologie (voir illustration ci-dessous), les pistes des signaux d'horloge, de commande et d'adresse sont routées jusqu'à un nœud central, puis distribuées depuis celui-ci à chaque DRAM. En fournissant un point de distribution du signal plus proche des DRAM, la variabilité potentielle de la longueur des pistes est limitée aux courts chemins séparant le nœud central de chaque DRAM.

De plus, les performances des topologies traditionnelles des DRAM sont limitées par la charge capacitive. L'ajout sur le module de systèmes mémoire pour augmenter la capacité mémoire accroît la charge capacitive des liaisons C/A, limitant par là même le débit de signalisation de la liaison C/A.

Solutions Rambus

Les innovations brevetées de Rambus résolvent à la fois les problèmes de désalignement du temps de vol et de charge capacitive décrits ci-dessus grâce à l'utilisation de l'architecture à la volée. Celle-ci a été introduite dans les systèmes Rambus dans le but d'augmenter la capacité mémoire sans nuire aux débits de données de la mémoire. L'architecture à la volée optimise la topologie de transmission du système, tolère les désynchronisations et, lorsqu'elle est utilisée conjointement avec la technologie de circuit FlexPhase™, est à même de faire face à tous les problèmes de désalignement. Elle permet d'obtenir des liaisons de données point-à-point évolutives sans nuire aux débits de données de la mémoire.

Dans l'architecture à la volée, les signaux d'horloge, d'adresse et de commande sont transmis à la DRAM de manière synchronisée avec la source. Comme le montre la figure ci-dessus, le signal d'horloge se propage avec les informations de commande et d'adresse de sorte que ces signaux arrivent en même temps au niveau de l'interface de chaque DRAM. Toutefois, dans cette topologie, les signaux transmis sur ces liaisons arrivent à chaque DRAM avec un léger décalage. Comme le montre l'illustration ci-dessus, les signaux arrivent à la DRAM 1 légèrement avant d'arriver à la DRAM 2, et ainsi de suite. Puisque les temps d'arrivée des signaux au niveau des interfaces des DRAM sont répartis dans le temps, la rencontre entre les signaux et la capacité d'entrée de chaque DRAM est également répartie, minimisant ainsi les problèmes de charge capacitive mentionnés précédemment. La réduction de la charge capacitive a pour effet d'améliorer l'intégrité des signaux et de permettre des débits de données de signalisation supérieurs.

Il est possible d'accroître davantage les débits de données en utilisant la technologie de circuit FlexPhase sur les signaux de données au niveau du contrôleur mémoire. Étant donné que les temps d'arrivée des signaux d'adresse et de commande au niveau des DRAM sont répartis dans le temps, le trafic des données résultant en provenance des DRAM via les liaisons de données distinctes est également légèrement désaligné. Le circuit FlexPhase peut être utilisé pour corriger le désalignement de ces signaux de données. Il peut aussi être utilisé pour désaligner par avance les signaux de données transmis aux DRAM depuis le contrôleur afin que les données arrivent avec une relation de synchronisation parfaitement connue par rapport aux signaux de commande et d'adresse.

L'architecture C/A à la volée peut également utiliser les pistes de routage du circuit imprimé qui sont bouclées afin de contrôler l'impédance de la liaison plus efficacement que dans toute autre topologie. Il est possible de réduire davantage le défaut d'adaptation d'impédance en réduisant la longueur des bras de réactance de la liaison C/A de chaque DRAM du module de mémoire. L'amélioration des caractéristiques d'impédance des lignes de signal se traduit par une réduction de la réflexion des signaux et du bruit, ce qui permet une signalisation à des fréquences plus élevées.

Outre la possibilité de parvenir à des débits de données plus élevés, l'un des principaux avantages de l'approche à la volée est son incroyable évolutivité. En effet, il est possible d'insérer plusieurs DRAM dans un système pour satisfaire aux besoins de l'application souhaitée. Grâce à ces DRAM supplémentaires, l'architecture à la volée permet de conserver des débits de données élevés pour les signaux d'horloge, de commande et d'adresse, alors que les topologies sont limitées par le désalignement du temps de vol, la charge capacitive et le défaut d'adaptation d'impédance. De telles topologies doivent généralement réduire les vitesses de signalisation des liaisons C/A pour pouvoir prendre en charge les DRAM supplémentaires, ce qui réduit les performances du système.

Utilisée conjointement avec la technologie FlexPhase, l'architecture à la volée permet aux concepteurs d'assouplir les exigences en matière de longueur des pistes du circuit imprimé, car la technologie FlexPhase gère les variations de synchronisation sur le module de mémoire. Rambus a également mis au point des technologies point-à-point dynamiques qui, lorsqu'utilisées conjointement avec l'architecture à la volée, permettent de mettre à niveau la mémoire tout en conservant la bande passante.

À quels niveaux se situent les avantages ?

Avantages pour le sous-système :
Les architectures à la volée permettent d'obtenir des sous-systèmes dont le débit de données opérationnel est largement supérieur aux débits qu'il est possible d'atteindre dans les approches classiques. Les architectures à la volée permettent aux concepteurs d'assouplir les exigences en matière de longueur des pistes des circuits imprimés, ce qui permet des dispositions plus simples et plus compactes des sous-systèmes mémoire.

Avantages pour le système :
Les architectures à la volée permettent aux systèmes DRAM de fonctionner à des débits de données de plusieurs gigahertz. Les performances système supérieures de la DRAM se traduisent par une amélioration des performances des ordinateurs de bureau, des ordinateurs portables, des serveurs d'entreprise, des téléviseurs haute définition, et des périphériques portables, de stockage et de jeux vidéo.