CDR basée sur un interpolateur de phase

Contexte

Pour communiquer des données depuis une puce vers une autre sur une ligne de signal, la puce réceptrice doit savoir à quel moment échantillonner le signal de données qu’elle reçoit de la puce émettrice. Dans de nombreux systèmes, ces informations sont fournies par un signal de synchronisation (horloge) envoyé par la puce émettrice à la puce réceptrice sur une ligne de signal de synchronisation dédiée adjacente à la ligne de signal de données.

Dans les systèmes dont le débit de signalisation est relativement bas, la puce réceptrice peut directement utiliser une version à mémoire tampon interne de son signal de synchronisation pour extraire les données du signal de données. C'est cette méthode qui est utilisée dans la technologie SDRAM. Dans les systèmes dont le débit de signalisation est plus élevé, la puce réceptrice nécessite généralement un circuit d’alignement de l’horloge tel qu’une boucle à verrouillage de phase (PLL) ou une boucle à retard de phase (DLL). De tels circuits créent un signal d’horloge d’échantillonnage interne aligné avec précision sur le signal de synchronisation reçu pour extraire les données du signal de données. C'est cette méthode qui est utilisée dans les technologies RDRAM et DDR. Indépendamment de l’utilisation ou non d’un circuit d’alignement de l’horloge, les lignes de données et de synchronisation doivent parfaitement correspondre afin d'éliminer les désynchronisations entre elles qui réduisent la marge de synchronisation d’un système.

À mesure que les débits de données continuent d’augmenter, la difficulté de faire correspondre les lignes de signal de données et de synchronisation pour éliminer les désynchronisations s'accroît. De plus, router une ligne de signal de synchronisation avec la ou les lignes de données s'avère coûteux en termes d'encombrement et de consommation de la carte. Une option intéressante consiste à supprimer la ligne de synchronisation et à utiliser à la place un circuit sur la puce réceptrice qui n'a besoin que du signal de données pour déterminer le moment où échantillonner le signal de données afin d’extraire les données de la manière la plus fiable. Un tel circuit est appelé « circuit de récupération d’horloge et de données (CDR) ». La figure 1 montre un exemple de connexions puce à puce avec et sans ligne de signal de synchronisation.

Bien que les CDR soient généralement conçues à l’aide d’une PLL modifiée, de telles CDR basées sur une PLL sont difficiles à concevoir, coûteuses en termes de consommation et d'encombrement, et souffrent de nombreuses autres limites. Par exemple, en concevant une CDR basée sur une PLL, le concepteur doit faire un compromis entre la capacité à suivre le signal de données et la suppression du bruit de la PLL. De plus, la dynamique des CDR basées sur une PLL dépend du contenu du signal de données et le temps de verrouillage des CDR basées sur une PLL peut être relativement long puisque le verrouillage doit s'effectuer à la fois sur la fréquence et sur la phase du signal de données. Les CDR basées sur une PLL présentent également des décalages analogiques et des désadaptations de dispositifs qui peuvent être à l'origine d'une capture du signal de données par le circuit récepteur à des points d’échantillonnage non optimaux et décalés. Enfin, pour les puces qui reçoivent plusieurs signaux de données, une CDR basée sur une PLL dédiée doit être fournie pour chaque signal de données. Il s’agit là d’un besoin coûteux puisque ces PLL nécessitent généralement une surface de silicium relativement large (par ex. pour des grands condensateurs de filtrage) et dissipent des quantités d’énergie relativement importantes (par ex. plusieurs composants de PLL haut débit).

Qu'est-ce qu'une CDR basée sur un interpolateur de phase ?

Une CDR basée sur interpolateur de phase est une architecture de circuit alternative développée par Rambus qui offre plusieurs avantages par rapport aux CDR basées sur une PLL.

La figure 2 présente le fonctionnement des CDR basées sur interpolateur de phase et la raison pour laquelle elles sont avantageuses par rapport aux CDR basées sur une PLL. Ce type de CDR utilise une PLL ou une DLL pour implémenter une boucle de référence qui accepte un signal d’horloge d’entrée de référence et génère un ensemble de signaux d’horloge haut débit utilisés comme phases de référence et espacés de manière régulière sur 360 degrés. Ces phases de référence sont ensuite transmises à une boucle CDR qui comprend un circuit dont le rôle est de sélectionner des paires de phases de référence, puis de procéder à une interpolation entre elles afin de fournir des signaux d'horloge destinés à la récupération des données à partir du signal de données. La figure 3 illustre un exemple d’interpolation de phase entre deux signaux d’entrée de phases différentes pour produire un signal de sortie de phase intermédiaire.

En raison de la séparation entre la boucle de référence et la boucle CDR, le concepteur d’une CDR basée sur un interpolateur de phase peut optimiser séparément la suppression du bruit de la boucle de référence et la rapidité du suivi de la boucle CDR. De plus, la boucle de référence n’est pas concernée par le contenu du signal de données, ce qui peut potentiellement permettre à ce type de CDR de suivre une plus grande variété de signaux de données. Par ailleurs, le temps de verrouillage relativement long de la boucle de référence s’applique uniquement au démarrage lorsqu’elle se verrouille initialement sur le signal d’horloge de référence. Après la période de verrouillage initiale, les CDR basées sur un interpolateur peuvent fournir un re-verrouillage beaucoup plus rapide que les CDR basées sur une PLL lors de la reprise du signal de données après une interruption.

Un autre avantage des CDR basées sur un interpolateur de phase est que le point d’échantillonnage des données peut être réglé de manière précise par un décalage contrôlé numériquement. Cela permet d’annuler les décalages dus notamment aux désadaptations de dispositifs et permet des mesures intégrées de la marge de synchronisation disponible pour extraire de manière fiable les données du signal de données.

Enfin, bien que dans une CDR basée sur un interpolateur de phase la boucle de référence puisse occuper la majorité de la surface et dissiper la majorité de l’énergie, ses phases de référence peuvent être partagées entre plusieurs boucles CDR sur des puces recevant plusieurs signaux de données. De cette manière, la taille et l’énergie moyennes nécessaires pour la fonctionnalité CDR par signal de données peuvent être considérablement réduites.

Qui en bénéficie ?

L’utilisation des CDR basées sur un interpolateur de phase offre des avantages à de nombreux groupes, notamment :

• Les fournisseurs de circuits ASIC : en concevant des circuits ASIC qui intègrent les cellules E/S de Rambus utilisant des CDR basées sur un interpolateur de phase, les fournisseurs de circuits ASIC peuvent tirer parti de l'encombrement moindre, de la consommation plus faible et du fonctionnement plus stable des cellules E/S. Ces avantages sont renforcés par l'utilisation de cellules E/S à deux ou quatre lignes (ou plus). En effet, ces cellules utilisent une boucle de référence pour piloter plusieurs boucles CDR afin d’implémenter plusieurs CDR. Les économies en matière d'encombrement et de consommation d'énergie peuvent être considérables par rapport à l’utilisation d’une PLL par ligne, comme cela est requis par d’autres modèles de CDR.
• Les intégrateurs de systèmes : la capacité à décaler numériquement l’horloge d’échantillonnage des données lors de l’utilisation d’une CDR basée sur un interpolateur de phase permet un test intégré des marges de synchronisation dans l’environnement de fonctionnement réel. Un tel test au niveau du système accroît la fiabilité des systèmes fabriqués.
• Les consommateurs : les avantages en termes de coûts, de consommation, de performances et de testabilité offerts par l’utilisation des CDR basées sur interpolateur de phase se reflètent au niveau des produits achetés par les consommateurs sous la forme de prix plus faibles, d'une plus longue durée de vie de la batterie et d'une plus grande fiabilité.