Solution d'interface mémoire DDR3

La solution d'interface mémoire DDR3 de Rambus est une interface de couche physique (PHY) économique, haute performance, conçue pour l'électronique grand public. La solution PHY DDR3 grand public peut prendre en charge des taux de données allant jusqu'à 1 600 mégatransferts par seconde (MT/s) dans un pack·à microcâblage économique. Elle intègre des innovations brevetées telles que·les boucles à verrouillage·de phase (Phase-Locked Loop, PLL) ou de délais (Delay-Locked Loops, DLL), les circuits d’ajustement de synchronisation FlexPhase™, le calibrage des circuits de sortie et On Die Termination (ODT). Elle constitue ainsi une solution mémoire complète. La couche PHY assure également la·compatibilité amont des applications DDR2 SDRAM.

La couche physique DDR3 se compose d'une macro cellule C/A et d'un nombre variable de macrocellules de données·8 bits. La couche physique contient tous les composants nécessaires à une solide·exploitation comme des PAD d'E/S, des PLL, un module de gestion du mode Énergie (Power Mode Management, PMM), des chemins de transmission et réception, un dispositif de distribution d'horloge, une·logique de contrôle, une alimentation électrique et un circuit de protection contre les décharges électrostatiques.

La technologie FlexPhase de Rambus permet d'optimiser la synchronisation du système mémoire, notamment via un ajustement·des délais de lecture/écriture (Leveling) dans les topologies à la volée. Une prise en charge est assurée pour le calibrage de l'atténuation des délais d'écriture DDR3 standard exécuté par le contrôleur mémoire.

Rambus propose sa couche physique DDR3 dans un pack·de développement PHY (PHY Development Package, PDP) qui permet aux concepteurs d'interfaces mémoire d'adapter leur implémentation DDR3 à leurs besoins applicatifs. Dans ce pack, Rambus fournit tous les blocs nécessaires à la conception d'une interface, comme l'architecture de la couche physique, la schématique, des modèles, un agencement général, un plan d'implantation, des IP de vérification, une documentation d'implémentation et de test, des scripts de conception et des fichiers de simulation.

Fonctions de l'interface

• Taux de données de 800 à 1 600 MT/s
• Modes de signalisation DDR3 et DDR2 : niveaux de logique SSTL_1.35, SSTL_1.5 et SSTL_1.8
• Technologie FlexPhase™ de réglage de synchronisation des données, de l'adresse et des signaux d'horloge
• Impédance de·sortie programmable et On-Die Termination (ODT)
• Calibration ZQ de l'impédance de·sortie et calibration intégrée (On-Die Calibration)
• DLL intégrée pour l'interface de l'ASIC et PLL haute performance pour la synthèse d'horloge de l'interface et du dispositif
• Interface de l'ASIC synchrone pour la compatibilité avec des flots·de conception synthétisables
• Vitesse de balayage en sortie programmable
• Module de gestion du mode Énergie
• Module de caractérisation à·couches physiques
• Prise en charge des packs à microcâblage ou à puce retournée