Innovations XDR™

L'architecture d'interface mémoire XDR™ de Rambus se compose de quatre technologies d’assemblage : Differential Rambus Signaling Level (DRSL), Octal Data Rate (ODR), circuits de correction du désalignement FlexPhase™ et technologie Dynamic Point-to-Point (DPP).

• DRSL (Differential Rambus Signaling Level) est une norme de signalisation différentielle à tension réduite et à faible consommation d’énergie qui permet d’obtenir des bus de données multi-GHz extensibles, bidirectionnels et point-à-point qui connectent la cellule XIO aux dispositifs DRAM XDR. Les solutions de mémoire XDR utilisent également la norme Rambus Signaling Level (RSL) développée à l’origine pour l’interface mémoire RDRAM®, qui permet la connexion de 36 appareils aux signaux d’adresse et de commande par bus synchrones avec la source.
• ODR (Octal Data Rate) est une technologie qui permet de transférer huit bits de données par cycle d’horloge, soit quatre fois plus que les technologies de mémoire les plus avancées utilisées actuellement qui fonctionnent en DDR (Double Data Rate ou double débit de données). Les débits du XDR sont extensibles jusqu’à 7,2 Gbits/s.
• Les circuits de correction du désalignement FlexPhase éliminent tout décalage temporel systématique entre les bits du bus de données d’une interface mémoire XD. Avec une résolution de 2,5 ps (à 3,2 Gbits/s) et une gamme maximale supérieure à 10 ns, la technologie FlexPhase élimine le besoin de faire correspondre les longueurs de piste sur la carte et le logiciel. FlexPhase élimine également par calibrage, de manière dynamique, le désalignement de l’horloge sur la puce, les différences transmetteur/récepteur et les effets d’ondes stationnaires de l’horloge, ce qui diminue les coûts de conception des systèmes.
• La technologie Dynamic Point-to-Point (DPP) conserve les avantages de l’intégrité du signal dus à la signalisation point-à-point sur le bus de données, tout en fournissant la flexibilité des extensions de capacité avec des mises à niveaux des modules. Les modules de mémoire peuvent être reconfigurés de manière dynamique pour prendre en charge différentes largeurs de bus de données, permettant à un contrôleur de mémoire avec une largeur de bus de données fixe de se connecter à un nombre variable de modules.