Press Release

ラムバス、業界標準 DDR3 DRAM 向けメモリ・コントローラ・インタフェイス・ソリューションを発表

完全なドロップインDDR3 PHYアーキテクチャにより、最大1600 MHz のデータ・レートを実現

Hsinchu, Taiwan  - 10/17/2007  

半導体チップ間の高速インタフェイスを開発する技術ライセンス会社、ラムバス社（米国カリフォルニア州; NASDAQ:RMBS）は本日、業界標準のDDR3 DRAM向けメモリ・コントローラ・インタフェイス・ソリューションを発表しました。完全に統合されたハード・マクロ・セルにより、コントローラ・ロジックとDDR3またはDDR2 DRAM デバイス間の物理層（PHY）インタフェイスで、最大1600 MHｚのデータ・レートが実現されています。

低消費電力および省スペースに最適化されたラムバスのDDR3メモリ・コントローラ・インタフェイス・セルは、PCメインメモリ、コンシューマ機器、サーバ、ワークステーション、および通信機器など、幅広いアプリケーションに対応します。これらのアプリケーションに対応できるように、DDR3メモリ・コントローラ・インタフェイスのマクロセルは、エンジニアがCOT（Customer Owned Tooling）やASIC（Application-Specific Integrated Circuit）チップにシームレスに統合できるように考案、開発されています。

ラムバス社 エンジニアリング担当シニア・バイス・プレシデントのマーティン・スコットは、「メインストリーム DDR DRAM の信号周波数が増加するにしたがって、システム性能を大きく左右するメモリ・インタフェイスの設計は大きな課題となります。ラムバスは、シグナル・インテグリティ分野の豊富な経験に基づき、メインメモリとコンシューマ・アプリケーション両方の性能要求を満たせる、低リスクかつ高度に最適化された DDR3 メモリ・コントローラ・インタフェイスを考案しました。」と述べています。

ファースト・シリコン・サクセス、量産に対応する信頼性の高いシステム環境、および迅速なイン・システム検証を実現するため、ラムバスのDDR3インタフェイス・ソリューションには、次のようなラムバスの革新的なイノベーションが実装されています。

• クロックとの正確なオンチップ・データ・アラインメントを行うFlexPhase™遅延調整回路
• 出力ドライバのキャリブレーション
• ODT（On Die Termination）
• エンドユーザー・アプリケーションの DDR3 インタフェイスを設計、評価、検証するための LabStation™ソフトウェア環境

他の重要なインタフェイス機能は次のとおりです。

• 800～1600 MHz のデータ レート
• DDR3 および DDR2 信号モードのサポート
• オンチップの PLL（Phase Locked Loop）
• オンチップの DLL（Delay Locked Loop）
• フライバイ・コマンドおよびアドレス・アーキテクチャのレベライゼーションのサポート
• プロダクション・システムにおいて、評価およびテスト機能を提供する FlexPhaseベースのPHY内蔵評価モジュール
• 大容量システムのマルチドロップ・バスおよびマルチランク・モジュール・サポート
• オプションで ECC サポートが可能な可変データ ビット幅（8、16、32、および 64 ビット）

ラムバスのDDRセルは、システム設計と統合に配慮した包括的なサービスによってサポートされています。それらのサービスには、GDSIIデータベース、タイミング・モデル、レイアウト検証ネットリスト、ゲートレベル・モデル、プレース＆ルート・アウトライン、および配置ガイドラインなどで構成される設計モデルと統合ツールのセットが含まれます。パッケージデザインおよびシステム・ボード・レイアウト・サービスも提供しています。ラムバス DDR3 メモリ・コントローラ・インタフェイスの詳細については、www.rambus.com/jp/products/ddr をご覧ください。