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Low-Power Initiative For Multi-Gbps Platforms概要ラムバス社が開発した独自の低消費電力技術は、今日のマルチギガビットデータリンクにおいて高性能かつ低消費電力設計を可能にする要素技術です。この結果、ラムバスでは、マルチギガヘルツデータレートで動作しながら消費電力を約 2.2mW/Gbps まで低減することに成功しました。 省電力化およびシステム性能の向上のために採用されたアプローチには、以下に関連した革新的なシリコン、システム、ソフトウェア技術が導入されています。
低消費電力信号技術を含め、ラムバスの要素技術を通じて低消費電力かつ高性能化を可能にします。 背景現在、高いバンド幅が必要とされるマルチギガビットのシリアルリンクでは、データレートか消費電力のいずれかを犠牲にしなくてはなりません。設計者は動作温度やバッテリー寿命の厳しい要求に直面し、消費電力と性能におけるバランスの最適化はより重要になります。マルチギガビットデータレートにおいて消費電力の最終目標は、以前から 1mW/Gbps に設定されていますが、現在の技術では約 10-20mW/Gbps まで下げることを可能にしました。しかしラムバスでは、シリコン動作実証済みのシリアルリンクで 2.2mW/Gbps の消費電力を実現し、困難なこの目標に大きく近づきました。これは、送信と受信でクロック逓倍用のLC-PLLを共有化、共振を利用したクロックネットワーク、低振幅電圧モードバッファ、低電力なレシーバークロック用フェーズローテーター、ソフトウェアベースの CDR とアダプティブ・イコライゼーションを採用することによって実現しました。 他社製のシリアルリンクトランシーバーではアドバンスドバックプレーンにて、20mW/Gb/s* の性能を記録しており、最近ではチップ間リンクにおいて約10mW/Gb/s** の電力効率が達成されています。 ラムバスでは、適切なビットエラーレートでのジッタ性能やシグナルインテグリティを犠牲にすることなくシリアルリンクの電力効率を大幅に向上させる回路とソフトウエア技術の研究開発をしました。 ラムバスのソリューション以下のようなチップ上の機能を使用することにより、ラムバスの低消費電力信号技術がシステムの性能を向上させます。
プラットフォームの成功にとって、マルチギガビットデータレートの実現が重要となるコンピューティングやコンシューマアプリケーションに適したラムバスの低消費電力信号技術は、データ性能のニーズに応えるものとなっていると同時に、システムの動作温度とバッテリー寿命のパフォーマンスにも貢献しています。これらの技術によってシステム設計者は、システム全体の消費電力の目標達成において、さらなる柔軟性を享受することができます。シリアルリンクのアダプティブ・イコライゼーションや PLL 及び DLLでの電源ノイズ除去など、ラムバスの革新的な特許取得済みおよび特許申請中の技術はISSCC 2007 において低消費電力に関する研究結果の発表を実現しました。  
利点デバイスにおける利点マルチギガヘルツレートでは、ラムバスの低消費電力信号技術によって消費電力が約 2.2mW/Gbps まで低減しました。現在発表されている 6.25 Gbps IO PHYを比較した場合、このソリューションでは従来のシリアルリンクの 3 倍以上の省電力化が実現していることになります。クロックのパフォーマンスを全体的に向上させる電力再生クロック回路や、最適化された差動信号回路を導入して、消費電力効率の悪い回路を最小限に抑えることにより省電力化を実現しています。 サブシステムにおける利点 ラムバスの低消費電力信号技術では IO PHY の電力消費が低減するため、データインタフェイスに使用される高いバンド幅を持つデバイスに依存するモジュールとサブシステムの必要電力も低くなります。ラムバス低消費電力ソリューションの機能が導入されたマイクロデバイスを使用することにより、放熱、エンクロージャの冷却仕様、バッテリーの寿命、電力コストの管理という、すべての恩恵を受けることができます。低消費電力、低コスト、高帯域なデータパフォーマンスは、サブシステムを所有するお客様にとって大きな利点となります。 リンクISSCC 2007 で発表された技術資料に関する詳細情報は、以下のリンクを参照してください。 * K. Krishna, DA Yokoyama-Martin, S Wolfer, et al., “A 0.6 to 9.6Gb/s Binary Backplane Transceiver Core in 0.13μm CMOS,” ISSCC Dig.Tech. Papers, vol. 48, pp. 64-65, Feb., 2005. ** E. Prete, D. Sheideler, A. Sanders, “A 100mW 9.6Gb/s Transceiver in 90nm CMOS for Next- Generation Memory Interfaces,” ISSCC Dig.Tech. Papers, vol. 49, pp. 88-89, Feb., 2006. *** R. Palmer, J. Poulton, et al, “A 14mW 6.25Gb/s Transceiver in 90nm CMOS for Serial Chip-to-Chip Communications”, ISSCC Dig. Tech Papers, vol. 50, pp. 9-11, Feb., 2007. |
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