革新的発明

15年以上にわたる高速チップインタフェイスとシステムの設計をもとに、Rambusは高度なインタフェイスとシステムに関する基礎的な発明を行っています。 もともとメモリ市場に提供されていたRambusの技術は、今では高速チップインタフェイスとシステムの広い範囲に提供され、お客様に効率と費用の優位性を提供しています。 これらの革新的発明は、論理インタフェイス、コントローラインタフェイス、メモリアーキテクチャ、高速パラレルリンク、シリアルリンク、そしてシステムデザインの分野に拡がっています。 Rambusの技術者によって開発された革新的発明の結果、692件以上の米国特許および国際特許を取得し、547件を超える特許出願を行っています。

チップインタフェイス、システム製品設計、およびパッケージングでのRambusの革新的発明の例

32X Data Rate Transfers 32 bits of data per I/O on each clock cycle - 16 times as many data bits as the DDR (double data rate) techniques common in many DRAM products today. 32X Data Rate was developed through the Rambus Terabyte Bandwidth Initiative.
Asymmetric Equalization Enables very high bandwidths on next generation memory systems. Signal equalization is applied asymmetrically across the memory controller - DRAM communication link and improves overall signal integrity while minimizing the complexity and cost of the DRAM device. Asymmetric Equalization was developed through the Rambus Terabyte Bandwidth Initiative.
CDRにもとづく位相インターポレータ 費用、消費電力、およびクロックとデータの修復回路の面積を削減し、PLLクロックおよびデータ修復(CDR)と比較して高速パラレルリンクおよびシリアルリンクにおけるジッタ性能が向上します。
Double Bus Rate Technology システムクロック速度を高速化しなくても、メモリコアからの転送速度が2倍になります。
DRAMのDLL/PLL 入出力(IO)タイミングを最適化することによって、メモリシステムの最大動作周波数を向上させます。
DRSL 低電圧、低消費電力、差動信号の標準で、拡張性のある数ギガヘルツの双方向ポイントツーポイントデータバスを実現してXIO™セルをXDR™ DRAMデバイスに接続します。
Dynamic Point-to-Point Technology Enhanced Enables the performance, scalability and capacity needs of next generation memory systems. DPP supports FlexLink™ C/A allowing dynamic point-to-point capability for command/address signals. DPP enables the scaling of memory system capacity and access granularity. Enhanced DPP was developed through the Rambus Terabyte Bandwidth Initiative.
FlexLink™ C/A Industry's first full-speed, scalable point-to-point command/address channel. FlexLink C/A provides the command and address information to a DRAM using a single, differential high speed communications channel. FlexLink C/A was developed through the Rambus Terabyte Bandwidth Initiative.
FlexPhase™ Timing Adjustments Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase technology is a key technology ingredient for achieving high data rates on chip to chip systems that reference an external clock signal. In addition, FlexPhase timing adjustments, which can be particularly beneficial in Fly-by architecture, eliminate many timing offsets associated with process variations, driver/receiver mismatch, on-chip clock skew and clock standing wave effects. FlexPhase technology's automatic centering of data and clock offers designers a quick and easy design solution for high speed chip interconnections.
FlexPhase™ Timing Adjustments Enhanced Enables flexible phase relationships between signals, allowing precise on-chip alignment of data with clock. FlexPhase enhancements improve the sensitivity and capability of FlexPhase for very high performance memory systems operating at data rates of 10 Gbits and higher. Enhanced FlexPhase was developed through the Rambus Terabyte Bandwidth Initiative.
Fly-by Command and Address Fly-by command/address architectures improve signal integrity in memory systems, thus enabling higher per-pin bit rates and systems capable of GHz data rates. When used in combination with FlexPhase™ circuits that deskew the timing of source synchronous signals, the Fly-by command/address architecture increases memory bandwidth, maintains low latency, and avoids the need for clock-encoding. Fly-by architectures have been used in Rambus memory systems to enable scalability without compromising data rates.
Fully Differential Memory Architecture (FDMA) Industry's first memory architecture that incorporates differential signaling technology on all key signal connections between the memory controller and the DRAM. FDMA enables higher speed, lower noise and lower power in high performance memory systems. FDMA was developed through the Rambus Terabyte Bandwidth Initiative.
Jitter Reduction Technology Improves the signal integrity of very high speed communications links. By reducing jitter, memory signaling performance of 16Gbps can be achieved, enabling the terabyte bandwidth performance levels of next generation memory systems. Jitter Reduction Technology was developed through the Rambus Terabyte Bandwidth Initiative.
Late Write/Write Latency メモリコアでのwrite-to-readターンアラウンドを削減しメモリ装置のスループットを改善します。
Low-Power Initiative For Multi-Gbps Platforms 高性能多ギガビット/秒シリアルリンクにおける低消費電力技術
On Die Termination (ODT) Calibration Incorporates On Die Termination impedance improving the signaling environment by reducing the electrical discontinuities introduced with off-die termination.
Output Driver Calibration Improves data rates and system voltage margin by maintaining stable current or voltage drive levels referenced to a precision external resistor.
オクタルデータレート 各クロックサイクルで8ビットのデータを転送する技術で、DDR (ダブルデータレート)を使用する現在の最先端メモリ技術の4倍に相当します。
クロック逓倍DLL 高速のパラレルリンクおよびシリアルリンクに対し、統合レベルとノイズ除去機能を向上させます。
コアプリフェッチ インタフェイスの帯域幅を向上させると同時に、低い周波数でコアを動作させることができるようになります。
システムフライト時間の平均化 高い周波数で動作する非常に大容量のバスメモリまたは論理システムが構築可能です。 コントローラロジックからの読み出し/書き込みスケジューリングを単純化します。
システム内入出力マージンおよび特性測定 速度の範囲に使用する単一の整合性パラメータを測定し、システムの信頼性および収益率を改善します。 チャネル診断用のシステム内電圧およびタイミングマージンを使用してチャネルマージンおよびテスト容易性を改善します。
ダイナミックポイントツーポイント技術 高性能のポイントツーポイント信号を維持すると同時に、メモリのアップグレードと容量の拡張を可能にします。
ダブルデータレート書込みマスキング メモリコントローラは、プログラミングされているバースト長よりも小さいサイズのデータの処理と書込みができるようになります。
チャネルの均一化 高速パラレルチャネルおよびシリアルリンクチャネルのInter-Symbol Interference (ISI) を減らすことによって、受信アイとシステムマージンを向上させます。
デュアルループPLL/DLL PLL/DLLを使用すると、集積回路の電力が減り、シリコン領域が小さくなり、コストが下がります。 PLL/DLLを任意の位相に固定したまま、重要な共通回路を共有することができます。
バックプレーンに供給されるマルチレベル信号 周波数の制限があるチャネルで使用する高速パラレルリンクおよびシリアルリンクでのデータレートおよびシステムマージンを向上します。
バッファードモジュール システムのメモリ容量を増やします。 複数の低速メモリデバイスの出力を統合することによって、高いメモリ帯域幅を実現します。
プレチャージの自動化 prechargeコマンドを送信する必要がなくなるため、メモリの動作効率が向上します。
プログラマブル読み出し待ち時間 内部メモリタイミングのより効率的なスケジューリングにより、メモリコンポーネン トをより高速な周波数で動作可能です。
マイクロスレッディング 行と列のアクセス精度を削減して、小規模データオブジェクトを処理するアプリケーションに大幅な効率面での利益をもたらします。
マルチデータレート転送 高速のシステムクロックを必要とせずにインタフェイスの転送レートを増加します。
モジュールインピーダンス補償 装置にハンダが入り込むことが原因の不連続を緩和することによって、モジュールの動作周波数を向上します。
モジュールオンオフ配線 システムのアップグレードの際に、費用を削減しモジュールとコネクタのピン数を少なくします。
モジュールコネクタ補償 電気配線のインピーダンス不連続を緩和することによりモジュールコネクタを使用するシステムの動作周波数を向上します。
ライトストローブターミネイト バス効率を上げるために、メモリコントローラによる任意のバースト長での書き込みが可能です。
リフレクションキャンセレーション 大きなインピーダンス不連続がある環境でシステムマージンを改善します。
低キャパシタンス静電気放電 強力な静電気放電保護のメンテナンス中に高周波数動作を可能にするためにキャパシタンスを削減します。
可変バースト長 DRAMおよびフラッシュメモリにおける1回のメモリの読み込み/書き込み要求で送信されるデータ量を変化させることを可能にすることによってデータ転送効率を向上します。
完全シンクロナスDRAM DRAMシステムからのタイミングの調整を可能にし、メモリ転送効率を改善し、システムのパイプライン処理を促進します。
広域周波数レンジPLL 継続的な広範囲の周波数調整能力を使用してパラレルリンクおよびシリアルリンクを単純化します。
書き込み可能モードレジスタ ファームウェアで最適なシステムパラメータを設定することによりシステム費用を軽減します。
高速復旧を備えたデジタルCDR 停電力状態から高速で復旧できるため、待ち時間が短縮されます。

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