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DRAM の DLL/PLL
背景
CPU 速度の増加に伴い、メモリ性能がシステム性能のボトルネック要因となっています。システム性能を向上させるためには、メモリ性能も向上させなければなりません。メモリ性能を向上させる場合の重要な側面として、メモリシステム内の DRAM のデータ送受信速度の向上が挙げられます。1990 年初頭、ラムバス社は DLL と PLL を組み込んだ最初の DRAM を設計しました。これは 500MHz の信号速度を実現する重要な革新技術であり、当時の一般的な DRAM 転送速度よりも 8倍以上も高速でした。
最近のシステムでは、同期通信を利用することで、メモリシステム内のDRAM のデータ転送を高速化させています。同期通信を行うシステムでは、タイミング基準にクロック信号を使用しており、この基準に基づいてデータの送受信が行われます。このタイミング基準を維持する問題として、プロセス、電圧および温度の変化によって、クロック信号とデータ信号間に時差が生じ、タイミングマージンが劣化することが挙げられます。信号速度の増加に伴ってこの問題はさらに悪化し、高速時におけるシステムのデータ通信能力が制限されるようになります。
図 1 では、低速および高速の信号速度において、プロセス、電圧および温度がタイミングマージンにどのように影響を与えるかを示しています。低速の信号速度の場合 （図 1 の左側）、データPVT1 は、特定の動作条件におけるデータ有効ウィンドウ （レシーバが確実にデータをサンプリングできる期間） とクロックの関係を示しています。同じようにデータPVT2 は、別の動作条件におけるデータ有効ウィンドウとクロック間の関係を示しています。この 2 つの動作条件は、デバイスが機能する動作上の極端なケースを表しています。一般的にレシーバ回路は、トランスミッタにおけるプロセス、電圧および温度の変化がどのようにデータ有効ウィンドウに変化を及ぼすか認識しません。このため、レシーバ回路はすべての動作許容条件において、データが有効なタイムウィンドウ内でデータをサンプリングするように設計されています。データPVT1 とデータPVT2 が （クロック信号に対して） 最新のデータ有効ウィンドウを表している場合、レシーバは両データ有効ウィンドウの交差部分を検出し、プロセス、電圧および温度の変化に対しても有効なデータ有効ウィンドウを生成し、そこからサンプリングポイントを選択します。
また、図 1 では、低速信号時のデータ有効ウィンドウ（レシーバが確実にデータを受信できる期間）が大きくなることを示しています。動作上の極端なケースでデータ有効ウィンドウに大きな変化があっても、生成されるデータ有効ウィンドウは信頼性のあるデータ送受信を行うために十分な大きさになっています。これは SDRAM などの DRAM テクノロジーに当てはまります。ただし、RDRAM や DDR などの高速 DRAM テクノロジーの場合、プロセス、電圧、および温度の変化により、データ有効ウィンドウが失われる可能性があります。図 1 の右側は、高速信号時におけるデータPVT1 とデータPVT2 のデータ有効ウィンドウが両方とも小さく、情報を短時間のうちに、より速く送信しなければならないことを示しています。データ有効ウィンドウは小さくなりますが、これらのウィンドウはプロセス、電圧、および温度の変化に伴い、同じだけシフトします(製造上の改善や動作環境の変化がないと仮定した場合）。データ有効ウィンドウが小さくなるため、レシーバ回路が確実にデータをサンプリングできる期間中は、データ有効ウィンドウの交差部分から新たにデータ有効ウィンドウが生成されることはありません。
図 2 では、図 1 で示されたタイミングシフトの原因の一つを表しています。プロセス、電圧、および温度が変化すると、出力ロジックと出力ドライバのタイミング特性が変化するため、データ有効ウィンドウがシフトします。高速でデータの送受信を行うには、このタイミングの変化に対処しなければなりません。
DLL とおよびPLL とは何でしょうか。
DLL（遅延ロックループ）および PLL（位相ロックループ）の使用目的は、両方ともほぼ同じですが、プロセス、電圧、および温度の変化により、時間の経過と共に信号間の関係が変化する環境において、信号間の固定タイミングを維持することです。DLL と PLL は、2つの信号間の関係を常に比較し、信号間のタイミングの調整や維持を行うためのフィードバックを提供します。ラムバス社の DRAM は DLL と PLL を組み込んだ最初の DRAM で、他の DRAM テクノロジーと比較して、信号速度の高速化を実現する重要な革新的技術でした。
図 3 は、クロック信号と出力データ信号間のタイミングの関係を維持するために、どのように DLL を使用しているかを示しています。DLL の重要な要素として、クロックと出力データ間の位相差を検出する位相検出器があります。位相検出器は位相差を検出して、目的のタイミングを維持するため、ローパスフィルタを介して、内部クロックのタイミングを調整するさまざまな遅延線へ制御情報を送信します（PLL は電圧制御発振器を使って、タイミングを調整します)。こうした 2信号間の位相関係を維持することが難しい理由の一つは、位相検出器にフィードバックを提供するループが出力ロジックと出力ドライバのタイミング特性に対応しなければならないことです。これは、クロックと出力ドライバから出力されるデータ間の位相差を算出するために、重要となります。これを実現するため、出力ロジックと出力ドライバの動作特性を模倣する回路を、このフィードバックループに挿入して、タイミング遅延や処理、電圧、および温度の変化による動作の違いをモデル化します。DLL と PLL を使用して、このようにクロックと出力データ間のタイミング関係を維持することにより、タイミングマージンが向上し（図 4 参照）、信号速度の向上により発生する問題に対処できます。
PLL は DLL に似ていますが、PLL の場合、外部システムクロック周波数を分周または逓倍して、チップの他の部分で使用することができます。PLL を用いて、インターフェイスが高速なクロック周波数で動作時に、DRAM のコアに低速なクロック周波数を提供することができます。PLL をこのように使用することで、DRAM のコアプリフェッチが可能になります。このため、システムパフォーマンスを向上させるためにインターフェイスを高速で動作させたまま、DRAM コアを低速の周波数で動作させることができます（DRAM の歩留まりが向上します）。
1993年、ラムバス社は 500MHz PLL 設計の詳細を、回路設計に関する世界最大級の会議である国際固体素子回路会議（ISSCC）にて発表しました。1 年後の 1994 年には、500MHz DLL の詳細に関する論文を ISSCC で発表しました。どちらの論文も、それぞれに記述された画期的な技術が認められ、名声のある Best Paper 賞を受賞しました。
メリット
DRAM に DLL と PLL を組み込むことにより、以下のようなさまざまなメリットをもたらします。
- エンドユーザー： クロックとデータ信号間に固定タイミングを提供することで、DRAM 性能を向上させ、システム性能を高めることができます。
- DRAM メーカー： プロセス、電圧、および温度が変化する環境において、タイミングの調整を行うことにより、タイミングマージンの向上を実現し、DRAM の歩留まりの向上、そして生産コストの削減を可能にします。
- コントローラおよび基盤設計者： ピンあたりの転送率を高速化することで、コントローラ設計者は DLL および PLL を使用して入出力ピン数を減らすことができ、パッケージコスト、コンポーネント数、配線面積、そして配線の複雑さを軽減できます。
- システムインテグレータ： DLL と PLL の機能により、タイミングが固定されるため、コンポーネントメーカやシステムインテグレータは仕様を緩和できます。温度特性や電圧特性が変動するシステムでは、システムの温度要件と電力要件を緩和しても、DRAM は優れたタイミングマージンを維持することができます。同時に、サーマルソリューション、電源、およびシステム製造の各コストも削減します。