FlexClocking™ アーキテクチャ

概要

従来のマルチギガヘルツメモリインターフェイスには、クロック、データおよびコマンド/アドレス (C/A) 信号間に発生するスキューを補うためのコントローラおよびメモリインターフェイスの両方にタイミング同期回路が必要になります。FlexClocking™ 技術とは、非対称パーティショニングを利用してコントローラインターフェイスに重大なキャリブレーションおよびタイミング回路を配置するアーキテクチャで、DRAM インターフェイスのデザインを簡潔にします。クロックは、メモリコントローラインターフェイス (PHY) に配置される中央 PLL からコントローラ回路ブロックおよび DRAM デバイスの両方に転送され、分配されます。

このアーキテクチャは、DRAM インターフェイスがコントローラから転送された1/2ビットレートクロックから生成された単一の高速クロックドメインで作動する場合において、単一クロック乗算器を使用します。コマンド/アドレス (C/A) およびデータ (DQ) リンクは、8:1多重化の双方向性差動シリアルトランシーバとして実装されます。17GB/秒以上のピーク時インターフェイスバンド幅は、 4.3Gbps、8 C/A リンク、および 2.15GHz で作動する単一転送クロックで作動する4バイトの DQ リンクだけが実現できます。

この独自のトポロジで、FlexClocking アーキテクチャは、DRAM デバイスに DLL や PLL を必要とすることなく高速オペレーションを実現することができます。これは、DRAM デバイスで受信したクロックおよび DQ 信号間の変動調節に使用されるラムバス社 FlexPhase™ 技術によってある程度可能になります。結果として、DRAM デザインがシンプルになり、消費電力を大幅に削減します。

商業および性能上のメリット

• FlexClocking アーキテクチャでは、DRAM に PLL や DLL を必要とすることなく、メモリシステムで高速オペレーションが実現できます。
• FlexClocking アーキテクチャによって低電力モードからアクティブモードへの切り替え時間が短縮されます。
• FlexClocking アーキテクチャは複数の操作モードにおいて優れた電力効率を実現する高度パワーステートマネジメント (APSM) を有効にします。

FlexClocking アーキテクチャは、ラムバス社のモバイルメモリイニシアチブの一要素です。モバイルメモリイニシアチブは、単一 DRAM デバイスから最高クラスの電力効率で 17GB/秒以上のメモリバンド幅を配信できる次世代モバイルメモリアーキテクチャに必要な信号技術開発の原動力となっています。