位相インターポレータベースの CDR

背景

1つのチップから単一ラインを介して別のチップとデータ通信するため、受信側チップは送信側チップからのデータ信号をサンプリングするタイミングを把握している必要があります。多くのシステムでは、この情報はデータ信号線に隣接した専用のタイミング信号線を介して、送信側チップから受信側チップに送信されるタイミング(クロック)信号で提供されます。

信号レートが比較的低いシステムでは、受信側チップは内部バッファにあるタイミング信号を使用してデータ信号からデータを取得します。これは、SDRAM で使用される技術です。比較的高速な信号レートのシステムでは、受信側チップは通常、位相ロックループ（PLL）または遅延ロックループ（DLL）などのクロック調整回路を必要とします。このような回路によって、受信したタイミング信号を用いて正確に調整された内部サンプリングクロック信号が生成され、データ信号からデータを取得できるようになります。これは、RDRAM および DDR で使用される技術です。クロック調整回路が使用されているかどうかを問わず、システムのタイミングマージンを劣化するデータ線とタイミング線の間のタイミングスキューを排除するには、これらの信号線のタイミングが一致していなければなりません。

データレートが増加するにつれて、タイミングスキューを排除してデータ信号線とタイミング信号線を一致させることが困難になってきます。その上、タイミング信号線をデータ信号線に沿って配線することは、基板の使用面積や消費電力の点でよりコストがかかります。魅力のある選択肢として、タイミング信号線を取り除き、代わりに受信側チップ上でデータ信号のみ使用で最も確実にデータ取得ができる、サンプリングのタイミングを決定できる回路を使用する方法があります。このような回路は、クロックデータ復元（CDR）回路と呼ばれます。図 1 は、タイミング信号線を使用するチップ間接続と使用しないチップ間接続を示しています。

CDR は通常修正された PLL を用いて設計されますが、このような PLL ベースの CDR は設計が難しく、基板上の使用面積や消費電力の面でよりコストがかかり、その他にもいくつもの難点があります。たとえば、PLL ベースの CDR では、設計者はデータ信号のトラッキング能力と PLL のノイズ抑制能力のどちらかを犠牲にする必要があります。さらに、PLL ベースの CDR のダイナミクスはデータ信号の内容に依存し、データ信号の周波数と位相の両方をロックする必要があるため、PLL ベースの CDRではロック時間が長くなってしまう可能性があります。また、PLL ベースの CDR では、アナログのオフセットやデバイスの不整合により、受信側回路が最適ではない、シフトされたサンプリングポイントでデータ信号を感知してしまう問題が発生します。そして、複数のデータ信号を受信するチップでは、各データ信号に対して、専用の PLL ベースの CDR が必要となります。PLL は通常、比較的大きなシリコン面積（例：大きなフィルタコンデンサ）を必要とし、比較的大量の電力を消費（例：多様な高速PLLコンポーネント)するため、コスト的に厳しい要件となり得ます。

位相インターポレータベースの CDR とは

位相インターポレータベースの CDR は、ラムバス社が開発した代替の回路アーキテクチャで、PLL ベースの CDR と比較して多くの優位性があります。

図 2 は、位相インターポレータベースの CDR がどのように動作し、PLL ベースの CDR に対してなぜ優位性があるのかを示しています。このタイプの CDR では、入力リファレンスクロック信号を受け取るリファレンスループを実装するために PLL または DLL を使用し、リファレンス位相として 360 度にわたって平均的に配置される一連の高速クロック信号を生成します。その後、これらのリファレンス位相は CDR ループに投入されます。CDR ループには、2つのリファレンス位相を選択し、補間する回路を含み、データ信号からデータを復元するためのクロックを提供します。図 3 は、中間位相の出力信号を生成するために、2つの異なる位相の入力信号間の補間の例を示しています。

位相インターポレータベースの CDR 設計者は、リファレンスループとCDRループ間が分離されているため、リファレンスループのノイズ抑制と CDR ループのトラッキングの敏捷性を個別に最適化できます。さらに、リファレンスループはデータ信号の内容の影響を受けないため、このタイプの CDR は広範なデータ信号のトラッキングを可能にします。また、リファレンスループが比較的長いロック時間を必要とすることも、リファレンスクロック信号を最初にロックするときの開始時に限られます。最初のロック時間のあとは、インターポレータベースの CDR は、PLL ベースの CDR と比較して、中断されたデータ信号の再ロックをより迅速に実現することができます。

位相インターポレータベースの CDR には、デジタル制御のオフセットによってデータサンプリングポイントが正確に調整されるメリットもあります。これにより、デバイスの不整合やその他の理由によるオフセットのキャンセルが可能になり、データ信号からデータを確実に取得することができるタイミングマージンのシステム内測定が可能になります。

リファレンスループは、位相インターポレータベースの CDR の大部分の面積を占有し、かなり多くの電力を消費しますが、リファレンス位相は、複数のデータを受信するチップ上の複数の CDR ループ間で共有することが可能です。したがって、データ信号あたりの CDR 機能に必要な平均面積および平均消費電力が大幅に削減されます。

メリット

位相インターポレータベースの CDR を用いることによって、以下のようなさまざまなメリットをもたらします。

• ASICベンダー：　位相インターポレータベースの CDR を利用したラムバス社入出力セルを含む ASIC を設計することで、より小さい面積、より少ない消費電力、そして入出力セルのより安定した動作などのメリットを享受できます。これらのメリットは、二重、四重、またはその他の複数ライン入出力セルの使用で倍増されます。それは、これらのセルが複数の CDR を実装する際に、複数の CDR ループを動作させるために 1つのリファレンスループしか使用としないからです。ほかの CDR デザインで要求されるように、レーンごとに PLL を使用する場合と比較して、面積と消費電力の大幅な削減を実現します。
• システムインテグレータ：　位相インターポレータベースの CDR を使用する際に、データサンプリングクロックをデジタルで補正できるため、実際の動作環境でタイミングマージンのシステム内検証が可能になります。このようなシステムレベルのテストによって、製造するシステムの信頼性を向上させます。
• 消費者：　位相インターポレータベースの CDR の使用による費用、消費電力、性能、およびテスト容易性面でのメリットは、低価格、長いバッテリ寿命、そして高い信頼性などで消費者が購入する製品に反映されます。