DRAM에서 DLL/PLL

배경

CPU 속도가 지속적으로 증가함에 따라 메모리 성능이 시스템 성능을 제한하는 요인이 되고 있습니다. 시스템 성능을 향상시키려면 메모리 성능도 향상시켜야 합니다. 메모리 성능 향상의 중요한 요소는 메모리 시스템 상의 DRAM 간 데이터 전송 속도를 증가시키는 것입니다. 1990년대 초에 Rambus는 DLL 및 PLL을 적용한 최초의 DRAM을 설계했으며, 이는 DRAM이 당시 일반적인 DRAM 통신 속도보다 8배 빠른 500MHz의 신호 전달 속도를 지닌 중요한 혁신 기술이었습니다.

최신 시스템은 동기식 통신을 사용하여 메모리 시스템에서 DRAM 간에 고속 데이터 전송이 가능합니다. 타이밍 참조에 알려진 관계를 통해 데이터를 전송 및 수신할 수 있도록 동기식으로 통신하는 시스템은 클록 신호를 이 타이밍 참조로 사용합니다. 이러한 관계를 유지할 때 어려운 점은 프로세스, 전압 및 온도 변화가 클록과 데이터 신호 간 타이밍 관계를 변화시킬 수 있어 결국 타이밍 마진이 줄어든다는 것입니다. 이러한 문제는 신호 전달 속도가 증가하면서 더욱 악화되었으며, 데이터를 더 빠르게 통신할 수 있는 시스템 기능을 제한하고 있습니다.

그림 1은 낮은/높은 신호 전달 속도에서 프로세스, 전압 및 온도가 타이밍 마진에 어떻게 영향을 주는지 나타내고 있습니다. 낮은 신호 전달 속도에서(그림 1의 왼쪽), 데이터_PVT1는 정해진 일련의 작동 조건에 대한 데이터 유효 창(수신자가 확실하게 데이터를 샘플링할 수 있는 시간)과 클록의 관계를 설명합니다. 마찬가지로 , 데이터_PVT2는 다른 일련의 작동 조건에서 데이터 유효 창과 클록의 관계를 나타냅니다. 이러한 두 가지 일련의 작동 조건은 장치의 작동 한계를 나타냅니다. 수신기 회로에서는 보통 송신기의 프로세스, 전압 및 온도 변화에 따라 데이터 유효 창이 어떻게 변화하는지 알 수 없습니다. 이러한 점 때문에 수신기 회로는 모든 허용된 작동 조건 전반에 걸쳐 유효한 시간 창 내에서 데이터가 샘플링되도록 설계됩니다. 데이터_PVT1 및 데이터_PVT2가 가장 빠른 데이터 유효 창과 가장 늦은(클록 신호에 비해) 데이터 유효 창을 나타내는 경우 수신기는 이 2개 데이터의 교차점인 데이터 유효 창을 가정하여 프로세스, 전압 및 온도 변화에 따라 유효한 결과 데이터 유효 창에서 샘플 지점을 선택합니다.

그림 1은 또한 낮은 신호 전달 속도에서 데이터 유효 창(수신기가 신뢰할 수 있는 데이터를 샘플링할 수 있는 시간)이 커질 수 있다는 것을 나타냅니다. 심지어 작동 한계 전반에 걸쳐 데이터 유효 창에서 상당한 변화가 있더라도 결과 데이터 유효 창은 데이터 전송 및 수신을 신뢰할 수 있을 정도로 커질 수 있습니다. 이것은 SDRAM과 같은 DRAM 기술의 사례에서도 볼 수 있습니다. 그러나 RDRAM 및 DDR과 같은 고속 DRAM 기술의 경우 프로세스, 전압 및 온도 변화로 데이터 유효 창을 잃게 될 수 있습니다. 그림 1의 오른쪽은 높은 신호 전달 속도에서 데이터_PVT1 및 데이터_PVT2 모두에 대한 데이터 유효 창이 더 작다는 것을 나타내는데, 이는 정보가 높은 신호 전달 속도에서 더 빠르게 전송되어야 한다는 사실을 나타내고 있습니다. 비록 데이터 유효 창이 더 작지만 이 창은 프로세스, 전압 및 온도 변화에 따라 동일한 양을 이동시킵니다(작동 환경에서 제조상의 개선이나 변경이 없다는 가정 적용). 이 데이터 유효 창이 더 작기 때문에 결과로 나타나는 데이터 유효 창의 교차점에서는 수신기 회로가 동일한 데이터 샘플링을 신뢰할 수 있는 데이터 유효 창을 만들지 않습니다.

그림 2는 그림 1에 나타난 타이밍 이동의 한 가지 원인을 설명합니다. 프로세스, 전압 및 온도가 변화함에 따라 출력 로직과 출력 드라이버의 타이밍 특성이 변화하고 데이터 유효 창도 이동하게 됩니다. 데이터를 고속으로 전송하고 수신하려면 이 타이밍 변화가 해결되어야 합니다.

DLL 및 PLL의 개념

지연 고정 루프(DLL) 및 위상 고정 루프(PLL)는 유사한 목적을 가지고 있으며 프로세스, 전압 및 온도 변화가 시간에 따라 타이밍 관계를 변화시킬 수 있는 환경에서 신호 간에 고정 타이밍 관계를 유지하는 데 사용할 수 있습니다. DLL 및 PLL은 두 개 신호 간의 관계를 지속적으로 비교하고 이들 사이의 고정 관계를 조정하며 유지하기 위해 피드백을 제공하면서 작동합니다. Rambus DRAM은 DLL 및 PLL을 적용한 최초의 DRAM이었으며, 다른 DRAM 기술과 비교할 때 신호 전달 속도가 향상된 중요한 혁신 기술입니다.

그림 3은 클록 신호와 출력 데이터 신호 간의 타이밍 관계를 유지하는 데 DLL을 어떻게 사용하는지 나타냅니다. DLL의 핵심 요소는 클록과 출력 데이터 간의 위상차를 탐지하는 위상 검파기입니다. 위상 검파기는 위상차를 탐지하고 저역 통과 필터를 통해 가변 지연 라인으로 제어 정보를 전송합니다. 여기서 가변 지연 라인은 원하는 타이밍 관계를 유지하기 위해 내부 클록의 타이밍을 조절합니다(PLL은 이 타이밍 관계를 조정하는 데 전압 제어 발진기를 사용합니다). 2개 신호 간의 위상 관계를 유지할 때 어려움 중의 하나는 위상 검파기에 피드백을 제공하는 루프가 출력 로직 및 출력 드라이버의 타이밍 특성을 알아야 한다는 것입니다. 이는 출력 드라이버로 조정되는 클록과 데이터 간의 위상차를 판단하기 때문에 중요합니다. 이를 위해 출력 로직 및 출력 드라이버의 행동 특성을 흉내내는 회로를 이 피드백 루프에 삽입하여 프로세스, 전압 및 온도 변화에 따른 타이밍 지연 및 행동 변화를 모델링합니다. 이러한 방법으로 DLL과 PLL을 사용하여 클록과 출력 데이터 간의 타이밍 관계를 유지하면 타이밍 마진이 개선되며(그림 4) 신호 전달 속도 증가에 따른 중요한 제한사항을 해결할 수 있습니다.

PLL은 DLL과 유사하지만 칩의 다른 부분에 사용할 외부 시스템 클록 주파수를 divide-down 또는 multiply-up하는 데 사용할 수 있습니다. PLL은 DRAM 코어에 느린 클록 주파수를 제공하면서 인터페이스가 높은 클럭 주파수에서 작동하게 하는 데 사용할 수 있습니다. 이러한 방법으로 사용된 PLL을 통해 DRAM이 코어 프리페치할 수 있으며 DRAM 코어가 느린 주파수에서 작동하면서(DRAM 수율 향상) 인터페이스는 시스템 성능을 개선하기 위해 빠른 속도로 실행될 수 있습니다

1993년에 Rambus는 회로 설계에 있어서 최고의 컨퍼런스인 국제 반도체 회로 컨퍼런스(ISSCC)에 500MHz PLL 설계의 세부 내용을 발표했습니다. 1년 후 Rambus는 1994년 ISSCC에 제출된 논문에 500 MHz DLL의 상세한 내용을 게재했는데, 두 논문은 각각에 설명된 혁신 기술을 인정 받아 최고의 논문상을 받았습니다.

이점

DRAM에 DLL 및 PLL을 적용한 기술은 다음과 같은 다양한 대상에게 혜택을 제공합니다.

• 일반 사용자: 클록과 데이터 신호 간에 고정 타이밍 관계를 제공하여 DRAM 성능과 시스템 성능이 향상됩니다.
• DRAM 제조업체: 프로세스, 전압 및 온도 변화에 따라 타이밍 관계를 조절하여 타이밍 마진을 개선하고 DRAM 수율을 향상시키는데, 이는 제조 비용 절감으로 이어집니다.
• 컨트롤러 및 보드 설계자: 높은 핀당 전송 속도를 가능하게 함으로써 DLL 및 PLL을 통해 컨트롤러 설계자가 I/O 핀 수를 줄일 수 있어서 패키징 비용, 구성요소 비용, 라우팅 영역 및 라우팅 복잡성이 줄어듭니다.
• 시스템 통합업체: 고정 타이밍 관계를 제공하기 위한 DLL 및 PLL의 기능을 통해 구성품 제조업체 및 시스템 통합업체는 스펙을 낮출 수 있습니다. 온도 및 전압 특성이 변화하는 시스템에서 시스템 온도와 전력 제공 요구사항이 완화되어 DRAM이 적절한 타이밍 마진을 유지할 수 있으며 온도, 전력 공급 및 시스템 제조 비용을 낮출 수 있습니다.