FlexClocking™ 아키텍처

요약

일반적으로 다수의 기가헤르츠 메모리 인터페이스는 클록, 데이터 및 명령/주소(C/A) 신호 사이에서 발생할 수 있는 불균형을 해소하기 위해 컨트롤러와 메모리 인터페이스에 타이밍 동기화 회로를 필요로 합니다. FlexClocking™ 기술은 비대칭 분할을 활용하고 컨트롤러 인터페이스에 중요한 교정 수행 및 타이밍 회로 배치를 통해 DRAM 인터페이스의 설계를 상당히 간소화하는 아키텍처입니다. 클록은 메모리 컨트롤러 인터페이스(PHY)에 위치한 중앙 PLL에서 컨트롤러 회로 블록과 DRAM 장치로 모두 전달되어 배포됩니다.

이 아키텍처는 단일 클록 배율기를 사용하여 DRAM 인터페이스가 컨트롤러에서 전달된 하프 비트 레이트(Half-Bit-Rate) 클록에서 유래된 단일의 고속 클록 도메인에서 작동하는 것을 특징으로 합니다. 데이터(DQ) 및 명령/주소(C/A) 링크는 8:1 다중 통신의 양방향 차등 직렬 송수신기로 구현됩니다. 4.3Gbps에서 작동하는 4바이트의 DQ 링크, 8 C/A 링크 및 2.15GHz에서 작동하는 단일 전달 클록만으로 17GB/s를 초과하는 피크 인터페이스 대역폭을 얻을 수 있습니다.

이러한 독보적인 토폴로지를 통해 굳이 DRAM 장치에 DLL이나 PLL을 갖추지 않아도 FlexClocking 아키텍처가 고속 작동을 가능하게 합니다. 이는 DRAM 장치에서 수신되는 DQ 신호와 클록 사이의 변동성을 조정하는 데 사용되는 Rambus FlexPhase™ 기술로 인해 가능한 것입니다. 결과적으로 DRAM 설계는 간소화되고 전력 소비량은 상당히 줄어들게 됩니다.

사업 수익 향상 및 성능 상의 이점

• DRAM 장치에 DLL이나 PLL이 없어도 FlexClocking 아키텍처가 메모리 시스템에서 고속 작동이 가능하게 합니다.
• FlexClocking 아키텍처는 저전력 모드에서 활성 모드로 신속히 전환하도록 합니다.
• FlexClocking 아키텍처는 여러 작동 모드에서 우수한 전력 효율성을 위해 APSM(Advanced Power State Management)을 활용합니다.

FlexClocking 아키텍처는 Rambus 모바일 장치용 메모리 이니셔티브의 한 요소입니다. 모바일 장치용 메모리 이니셔티브는 향후 모바일 장치용 메모리 아키텍처에서 요구되는, 동급 최고의 전력 효율성 갖추고 단일 DRAM 장치에서 17GB/s를 넘어서는 메모리 대역폭을 제공할 수 있는 신호 전달 기술의 발전을 선도하고 있습니다.