위상 보간기 기반 CDR

배경

하나의 신호 라인을 통해 하나의 칩에서 다른 칩으로 데이터를 전달하려면 수신 칩은 전송 칩으로부터 수신하는 데이터 신호를 샘플링하는 시기를 알아야 합니다. 다수의 시스템에서 이 정보는 데이터 신호 라인에 인접한 전용 타이밍 신호 라인을 따라 전송 칩에서 수신 칩으로 전달된 타이밍(클록) 신호를 통해 제공됩니다.

비교적 낮은 신호 전달 속도를 가진 시스템에서 수신 칩은 내부 버퍼가 있는 이 타이밍 신호의 버전을 직접 사용하여 데이터 신호에서 데이터를 추출할 수 있습니다. 이는 SDRAM 기술에 사용된 방법입니다. 그러나 높은 신호 전달 속도를 가진 시스템에서 수신 칩은 일반적으로 위상 고정 루프(PLL) 또는 지연 고정 루프(DLL)와 같은 클록 정렬 회로가 필요합니다. 이러한 회로는 내부 샘플링 클록 신호를 만드는데, 이는 수신된 타이밍 신호와 정확하게 정렬되어 데이터 신호로부터 데이터를 추출합니다. 이는 RDRAM 및 DDR 기술에 사용된 방법입니다. 클록 정렬 회로가 사용되는지 여부와 상관없이 데이터 및 타이밍 라인은 시스템의 타이밍 마진을 줄이는 이 둘 사이의 타이밍 왜곡을 제거하도록 잘 일치되어야 합니다.

데이터 속도가 계속 증가함에 따라 타이밍 왜곡을 제거하기 위해 데이터와 타이밍 신호 라인을 일치시키기가 더욱 어려워지고 있습니다. 또한 타이밍 신호 라인이 데이터 라인을 따라 라우트되어야 하기 때문에 보드 영역이나 전력의 측면에서 비용이 많이 소요됩니다. 여기서 고려할 만한 옵션은 타이밍 라인을 제거하고 데이터를 가장 확실히 추출하도록 데이터 신호를 샘플링하는 시기를 결정하는 데 데이터 신호 자체만을 필요로 하는 수신 칩 회로를 사용하는 것입니다. 이러한 회로를 CDR(Clock-Data Recovery) 회로라고 합니다. 그림 1은 타이밍 신호 라인이 있는 칩대칩 연결과 타이밍 신호 라인이 없는 칩대칩 연결의 예를 보여줍니다.

비록 CDR은 보통 수정된 PLL을 사용하여 설계하지만 이런 PLL 기반 CDR은 설계가 어렵고, 전력 및 영역 측면에서 비용이 많이 소요되며 기타 여러 제한 사항이 있습니다. 예를 들어, PLL 기반 CDR 설계에서 설계자는 PLL의 데이터 신호와 노이즈 억제를 추적할 수 있는 기능 간에 절충안을 마련해야 합니다. 또한 PLL 기반 CDR의 역학은 데이터 신호의 내용에 의존하며 PLL 기반 CDR은 데이터 신호의 주파수 및 위상을 모두 고정시켜야 하기 때문에 고정 시간이 길 수 있습니다. PLL 기반 CDR은 수신기 회로가 이동된 차선의 샘플링 지점에서 데이터 신호를 감지하는 아날로그 오프셋과 장치 불일치로 문제가 될 수 있습니다. 마지막으로 다중 데이터 신호를 수신하는 칩의 경우 전용 PLL 기반 CDR이 데이터 신호마다 제공되어야 합니다. 이러한 PPL은 비교적 큰 실리콘 영역(예: 대형 필터 캐패시터)을 필요로 하고 비교적 많은 양의 전력(예: 여러 가지 고속 PLL 구성요소)을 소비하므로 비용이 많이 소요되는 요구사항입니다.

위상 보간기 기반 CDR의 개념

위상 보간기 기반 CDR은 Rambus가 개발한 대체 회로 아키텍처이며 PLL 기반 CDR과 비교할 때 여러 가지 이점을 제공합니다.

그림 2는 위상 보간기 기반 CDR이 작동하는 방법과 PLL 기반 CDR과 비교하여 왜 이점이 있는지 설명하고 있습니다. 이러한 종류의 CDR은 PLL 또는 DLL을 사용하여 입력 기준 클록 신호를 받는 기준 루프를 구현하며, 기준 위상으로 사용되고 360도 전반에 걸쳐 동일한 공간을 갖는 일련의 고속 클록 신호를 만들어 냅니다. 이러한 기준 위상은 기준 위상 쌍을 선택하고 그 사이의 보간을 위한 회로를 포함하는 CDR 루프로 전달되어 데이터 신호로부터 데이터를 복구하기 위한 클록을 제공합니다. 그림 3은 중간 위상 출력 신호를 생성하기 위해 서로 다른 위상을 가진 두 개의 입력 신호 간 위상 보간의 예를 설명합니다.

기준 루프와 CDR 루프 사이의 분리로 인해 위상 보간기 기반 CDR 설계자는 기준 루프의 노이즈 억제와 CDR 루프의 추적 민첩성을 별도로 최적화할 수 있습니다. 또한 기준 루프는 데이터 신호의 내용에 의해 영향을 받지 않는데, 잠재적으로 이러한 종류의 CDR은 보다 다양한 데이터 신호를 추적할 수 있습니다. 게다가 기준 루프의 비교적 긴 고정 시간은 초기에 참조 클록 신호에 고정될 때 시작 시에만 적용됩니다. 초기 고정 시간 후, 보간기 기반 CDR은 인터럽트 후 데이터 신호가 반환될 때마다 PLL 기반 CDR에 비해 훨씬 더 빠르게 재고정할 수 있습니다.

위상 보간기 기반 CDR의 또 다른 이점은 데이터 샘플링 지점이 디지털로 제어되는 오프셋에 의해 정밀하게 조절될 수 있다는 것입니다. 따라서 장치 불일치와 다른 이유로 인한 오프셋을 취소할 수 있으며 데이터 신호로부터 데이터를 확실하게 추출하기 위해 이용할 수 있는 타이밍 마진의 시스템 내 측정이 가능합니다.

마지막으로 비록 기준 루프가 대부분의 영역을 차지하고 위상 보간기 기반 CDR에서 대부분의 전력을 소비하지만 기준 위상은 다중 데이터 신호를 수신하는 칩에서 여러 CDR 루프 간에 공유될 수 있습니다. 이러한 방법으로 데이터 신호마다 CDR 기능에 필요한 평균 크기 및 전력을 크게 줄일 수 있습니다.

이점

위상 보간기 기반 CDR은 다음과 같은 다양한 대상에게 이점을 제공합니다.

• ASIC 공급업체: 위상 보간기 기반 CDR을 사용하는 Rambus I/O 셀이 있는 ASIC를 설계하여 더 작은 영역, 저전력 및 더 안정적인 I/O 셀의 동작을 통해 이점을 얻을 수 있습니다. 이러한 이점은 2중, 4중 및 기타 다중 레인 I/O 셀이 사용될 때 극대화되며, 이러한 셀은 하나의 기준 루프를 사용하여 다중 CDR 구현에 여러 개의 CDR 루프를 구동할 수 있습니다. 다른 CDR 설계에서 필요한 것처럼 레인당 PLL을 사용하는 것에 비해 영역 및 전력을 크게 절감할 수 있습니다.
• 위상 보간기 기반 CDR을 사용할 때 데이터 샘플링 클록을 디지털로 오프셋함으로써 실제 작동 환경의 타이밍 마진을 시스템 내에서 테스트할 수 있습니다. 해당 시스템 레벨 테스트는 제조된 시스템의 신뢰도를 향상시킵니다.
• 위상 보간기 기반 CDR을 사용하여 얻은 비용, 전력, 성능 및 테스트 용이성의 이점으로 소비자는 저가에 긴 배터리 수명과 높은 신뢰도를 가진 제품을 구매할 수 있습니다.