DRAM 上的 DLL/PLL

背景

隨著 CPU 速度的不斷提高，記憶體效能對系統效能的限制越來越顯著。要提高系統效能，必須提高記憶體效能。提高記憶體效能的一種重要方法在於提高記憶體系統中 DRAM 之間的資料傳輸速率。二十世紀九十年代初，Rambus 設計出了併入 DLL 和 PLL 的第一代 DRAM，這些重要創新使 DRAM 實現了 500 MHz 的訊號傳輸速率，這一速率比當時主流 DRAM 通訊速率快八倍多。

現代系統使用同步通訊，實現了記憶體系統中 DRAM 之間的高資料傳輸速率。同步通訊系統使用時脈訊號作為時序參考，這樣可以按照與該參考的已知關係傳輸和接收資料。維持這一關係的困難在於，處理程序、電壓和溫度的變化會變更時脈訊號和資料訊號之間的時序關係，從而減少時序空餘。這一問題會隨著訊號傳輸速率的增加而變得更為突出，從而限制系統在高速率下傳輸資料的能力。

圖 1 顯示了處理程序、電壓和溫度在高/低訊號傳輸速率下如何影響時序空餘。在低訊號傳輸速率下﹝圖 1 左側﹞，資料 _PVT1 顯示了資料有效視窗﹝接收器能夠有效採樣資料的時間﹞與給定運作條件下時脈之間的關係。同樣，資料 _PVT2顯示了資料有效視窗與不同運作條件下時脈之間的關係。這兩組運作條件表示裝置功能的運作極限。接收器電路通常不清楚資料有效視窗如何隨著傳輸器中的處理程序、電壓和溫度的變化而變化。正是由於這一原因，接收器電路被設計為在時間視窗內採樣資料，這些資料在所有允許的運作條件下均有效。如果資料 _PVT1 和資料 _PVT2表示最早和最遲﹝相對於時脈訊號﹞的資料有效視窗，則接收器會將一個資料有效視窗假定為這兩個視窗的交集，並在產生的有效視窗中選擇一個在處理程序、電壓和溫度變化過程中均有效的採樣點。

圖 1 也顯示，在低訊號傳輸速率下，資料有效視窗﹝接收器能夠有效採樣資料的時間﹞可變大。即使在運作末端的資料有效視窗中出現重大轉變，結果的資料有效視窗仍然大得足以可靠地傳輸和接收資料。DRAM 技術正是如此，比如 SDRAM。但是，在 RDRAM 和 DRR 等高速 DRAM 技術中，在處理程序、電壓和溫度中的變化，可能導致失去資料有效視窗。圖 1 右側顯示，在高訊號傳輸速率下，資料 _PVT1 和資料 _PVT2的資料有效視窗會比較小，反映訊息必須通過高訊號傳輸速率更快速地傳輸的事實。雖然資料有效視窗比較小，這些視窗仍然在處理程序、電壓和溫度作相同數量的轉移（假設運作環境沒有生產性的改進或改變）。因為這些資料有效視窗比較小，在接收器電路可有效地採樣資料時，資料有效視窗的結果交集不會產出資料有效視窗。

圖 2 顯示了圖 1 中所示的一個時序變化源。隨著處理程序、電壓和溫度的變化，輸出邏輯和輸出驅動程式的時序特性也會發生變化，從而導致資料有效視窗移位。為了在高速率下傳輸和接收資料，需要解決時序變化問題。

什麼是 DLL 和 PLL？

延遲鎖定回路 (DLL) 和相位鎖定回路 (PLL) 的用途相似，它們都可用於在訊號時序關係隨著處理程序、電壓和溫度變化而變化的環境中保持訊號之間的固定時序關係。DLL 和 PLL 會持續比較兩種訊號之間的關係，並提供調整和保持兩者之間固定關係的回饋。Rambus DRAM 是併入 DLL 和 PLL 的第一代 DRAM，與其他 DRAM 技術相比，它的重要創新在於提高了訊號傳輸速率。

圖 3 顯示了如何使用 DLL 保持時脈訊號和輸出資料訊號之間的時序關係。DLL 的一個主要元件是相位檢測器，它可以檢測時脈和輸出資料之間的相位差異。相位檢測器檢測相位差異，並將控制資訊透過低通濾波器傳送至可變的延遲線路，該延遲線路會調整內部時脈的時序，以保持所需的時序關係﹝PLL 使用電壓控制振盪器來調整時序關係﹞。保持兩種訊號之間相位關係的難點之一在於，向相位檢測器提供回饋的迴路必須具有輸出邏輯和輸出驅動程式的時序特性。這一點很重要，因為它透過輸出驅動程式驅動的時脈訊號和資料訊號之間的相位差異進行評估。要實現這一點，應將輸出邏輯和輸出驅動程式的行為特性模擬電路插入回饋迴路，以模擬隨著處理程序、電壓和溫度的變化而發生的時序延遲和行為變化。透過這種方式利用 DLL 和 PLL 保持時脈和輸出資料之間的時序關係，可以提高時序空餘﹝如圖 4 所示﹞，並解決提高訊號傳輸速率的重要限制。

PLL 與 DLL 相似，但它還可以用於倍減或倍增其它晶片部件的外部系統時脈頻率。PLL 可用於為 DRAM 核心提供較低的時脈頻率，而介面以較高的時脈頻率運作。按這種方式使用 PLL 將啟用 DRAM 核心預取，並允許 DRAM 核心以較低頻率﹝提高 DRAM 效能﹞運作，同時允許介面以較高速率運作來提高系統效能。

在 1993 年，Rambus 在電路設計最高級別會議 - 國際固態電路會議 (ISSCC) 上公佈了 500 MHz PLL 設計的詳細資料。一年後，Rambus 在 1994 年的一篇 ISSCC 論文中公佈了 500 MHz DLL 的詳細資料。這兩篇論文都獲得了享有盛譽的「最佳論文」獎，該獎項是對這兩篇論文中極富創造力的創新的認可。

誰是受益者？

在 DRAM 中併入 DLL 和 PLL，使許多人從中受益，包括：

• 最終使用者：提供時脈訊號和資料訊號之間的固定時序關係，從而提高 DRAM 效能和系統效能。
• DRAM 製造商：在處理程序、電壓和溫度發生變化時調整時序關係，從而提高時序空餘、提高 DRAM 效能並降低製造成本。
• 控制器設計師：透過實現腳位高傳輸速率，DLL 和 PLL 允許控制器設計師減少 I/O 腳位數，從而降低封裝成本、組件數量、路由區域和路由複雜性。
• 系統整合商：DLL 和 PLL 提供固定時序關係的能力使元件製造商和系統整合商從各種規範中解放出來。在溫度和電壓特性可變的系統中，可以降低系統散熱和電源要求，並且 DRAM 仍然可以保持良好的時序空餘，同時降低散熱解決方案、電源和系統製造的成本。