追蹤我們的最新動態:
FlexClocking™ 架構
摘要
傳統的，多千兆赫的記憶體介面需要控制器和記憶體介面的同步時序電路，以補償任何出現在時脈，資料，和指令/地址﹝C/A﹞訊號的偏移。FlexClocking™ 技術是一個在控制器介面使用非對稱劃分並安置關鍵校正與時序電路，從而大幅簡化 DRAM 介面設計的架構。時脈從位於記憶體控制器介面﹝PHY﹞中的中央 PLL 被轉發和分佈到電路控制器塊和 DRAM 裝置。
這個架構包含單一時脈倍增器，其 DRAM 介面在單一、高速的時脈域﹝從控制器裡轉發的半位元速率時脈取得﹞運作。指令/地址﹝C/A﹞和資料﹝DQ﹞連結將透過 8:1 多路複用的雙向差異序列收發器實行。使用者只需在 4.3Gbps、8 C/A連結運作四位元的 DQ 連結，並在 2.15GHz 運作單一的轉發時脈，就能達到 17GB/s 以上的最高介面頻寬。
具備此獨特拓擈的 FlexClocking 架構，可以在不需要 DRAM 裝置的 DLL 或 PLL 的情況下實現高速運作。這讓Rambus FlexPhase™ 技術成功調整任何在 DRAM 裝置接收的 DQ 訊號和時脈的變化。因此，這大幅降低了耗電量並簡化 DRAM 設計。
商業和效能優勢
- FlexClocking 架構可以在不需要 DRAM 的 PLL和/或 DLL 的情況下實現記憶體系統的高速運作。
- FlexClocking 架構使低功耗模式快速地轉變到活躍模式。
- FlexClocking 架構在多個運作模式中提供進階電源狀態管理﹝APSM﹞，以實現卓越的電力功率。
FlexClocking 架構是 Rambus 行動記憶體技術的元件。行動記憶體技術推動未來行動記憶體架構所需的訊號交換技術。這些架構將能從單一的 DRAM 裝置傳送 17GB/s 以上的記憶體頻寬，並提供最佳的電力功率。