序列連結創新

Rambus在序列連結實體層技術的領先地位，已超過20年之久。Rambus率先在記憶體架構中使用序列連結，並大幅推進在通訊介面中使用序列連結技術。 Rambus廣泛的獲專利創新產品組合是一系列產業標準序列連結包括PCI Express、Serial ATA、Serial Attached SCSI (SAS)、DisplayPort及USB3.0的基礎。Rambus提供的序列連結創新授權包括：

• 傳輸器預強調和解強調 － 透過補償通道損失提高最大運作頻率。
• 寬頻範圍相位鎖定迴路(PLL) － 利用連續、寬頻範圍的調整功能簡化序列連結部署。
• 以相位內插器為基礎的時脈和資料回覆(CDR) － 相較於以PLL為基礎的CDR，可降低CDR電路的成本、功耗和區域，並改善高速連結的時基誤差效能。

背景

寬平行匯流排往往因為其對內偏移、串音及其他耦合損耗與實體限制，而無法擴展至較高的頻寬及資料速率。序列連結可透過克服這些腳位與訊號限制，支援更高的擴展效能。序列連結技術有時亦稱為SerDes，即Serializer-Deserializer（序列器-反序列器）的縮寫。 序列連結的基本概念其實很簡單：平行資料（例如8位元寬）將被Serialized（序列化），即從平行轉換至序列，在與序列化比例的相應比例下以較高資料速率一次傳輸一位元，並在接收器處進行Deserialized，即從序列轉換回平行。例如，以100Mbps運作的8位元平行匯流排可被序列化至以800Mbps運作的1位元通道。

序列化可在較高的頻率下運作以減少腳位數，從而允許同等數量的資料透過寬度較窄的通道傳輸。減少的腳位數意味著傳輸器和接收器的較小晶片及封裝。腳位數的減少，將使接頭體積變小，而相互連接裝置時所消耗的PCB基板面也會跟著減少，這最終將減少整體系統成本。

減少腳位數還可降低串音帶來的影響，從而建立更完善穩固的解決方案。但是由於序列連結架構必須在較高的資料速率下運作，因此電路設計的複雜性也就跟著提高。Rambus在混合訊號電路、封裝與分析技術方面的獲專利創新可應對高速序列連結設計的挑戰，讓設計師能利用序列連結技術的所有優勢。

創新

除了寬頻範圍PLL、以相位內插器為基礎的時脈和資料回覆(CDR)以及傳輸器預強調和解強調外，Rambus提供的序列連結創新授權還包括：

• 時脈倍增延遲鎖定迴路(DLL) － 提高高速平行和序列連結的整合水準和抗負載干擾能力。
• 部份回應決策回饋等化(PrDFE) － 這項等化技術允許接收器在其資料視訊處於完全關閉的情況下，以多個千百萬位元組資料速率擷取資料。
• 資料過濾 － 這項CDR技術可減少時基誤差並提供更穩定的時序參考。
• 系統回應訊號 － 可透過將傳輸等級和等化設定設為系統設定功能，最佳化訊號完整性。
• 閉環校正 － 可透過採用重複樣式的校正方法，實現接收器和傳輸器系統的更高效能。
• 時脈雙邊緣和工作週期校正 － 時脈雙邊緣，亦稱雙資料速率或DDR，通常用於在提高系統時脈速率的同時保持低功耗。然而，DDR運作常常會造成不完美的時脈和資料工作週期。 為了達到高速序列連結所要求的精確邊緣放置準確性，一般必需使用工作週期校正電路。
• 原位訊號監控 － 實時監控接收器訊號，提供輸入資料的晶片示波器檢視。