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接口 IP

DDR3 PHY

随着设计时间的缩短和对成本敏感度的提高,消费类电子产品需要能够提高灵活性并缩短上市时间的低风险解决方案。我们经过硅验证的 DDR3 PHY 旨在简化集成并针对消费类应用进行了优化,支持低成本封装和电路板设计选项,提升了性能和裕度。

DDR3 工作原理

Rambus DDR3 内存 PHY 针对消费类应用进行了优化,降低了系统成本,提升了性能,缩短了上市时间。该 PHY 完全兼容 1.5V 的 DDR3 和 1.35V 的 DDR3L,可扩展至 2133Mbps,在设计阶段对替代 SOC、封装和 PCB 环境进行了大量建模与仿真,以简化实现并确保设计一次性成功。为了提高设计的灵活性,R+ DDR3 PHY 支持引线键合(最高可达 1600 Mbps)和倒装芯片(最高可达 2133 Mbps)封装选项,并兼容 4 层和 6 层 PCB 设计。此外,还采用 FlexPhase™ 电路,支持每字节时序调整电路校正数据和时钟信号的偏差,从而提高信号完整性并简化封装和 PCB 系统设计。

DDR3 PHY 经过了全面符合标准的测试,可用于 28LP 工艺。

DDR3 Memory Interface Subsystem

DDR3 子系统示例

解决方案产品

  • 基于 PLL 的时钟,内部时钟与内存控制器接口上的并行时钟保持一致
  • 自动初始化
  • 支持每个信道从 x16 到 x72 的多信道配置
  • 支持多种 DRAM 宽度(x4、x8、x16、x32)
  • 支持单信道,1 至 4 级
  • Excepteur sint occaecat cupidatat non proident,
  • 可选择低功耗运行状态
  • 符合 DFI 3.1 标准,易于集成内存控制器
  • 可编程输出阻抗和片上端接电阻
  • 输出阻抗的 ZQ 校准和片上校准
  • 采用标准 8 层 6020 金属层堆栈。
  • 支持 C4 倒装芯片封装选项
  • 状态观察寄存器接口
  • =适用于现场测试的测试流量生成和错误检查=
  • =LabStation™ 软件环境,适于进行系统级启动、符合标准的测试和验证=

<ul>
<li>经过全面符合标准测试的硬核 (GDSII):</li>
<li>完整的设计视图:
<ul>
<li>门级模型和 IO 模型</li>
<li>验证测试平台</li>
<li>布局摘要(.lef)</li>
<li>时序模型(.lib)</li>
</ul>
</li>
<li>内存控制器参考设计</li>
<li>完整文档
<ul>
<li>集成指南</li>
<li>封装和 PCB 设计指南</li>
<li>ASIC/DFT 制造指南</li>
<li>测试和符合标准的测试用户指南</li>
<li>Verilog 模型</li>
<li>CDL 网表*(.cdl)</li>
<li>ATPG 模型</li>
<li>GDSII 布局</li>
<li>DRC 和 LVS 报告</li>
</ul>
</li>
</ul>

<p>全面的芯片和系统设计审查</p><ul><li>启动/项目审查</li><li>平面图审查</li><li>测试/符合标准的测试计划审查</li><li>封装设计审查</li><li>电路板设计审查</li><li>最终芯片集成审查</li><li>启动和测试审查</li></ul><div> </div><div><p>工程设计服务:</p><ul><li>封装设计</li><li>系统板布局</li><li>基于统计的信号与电源完整性分析</li></ul></div>

协议兼容性

协议数据速率 (Gbps)应用
DDR3 (1.5V)1600-2133消费类电子产品
DDR3L (1.35V)1600-1866消费类电子产品

发明

FlexPhase™ 时序调整电路

FlexPhase 每比特时序调整电路校正数据和时钟信号的偏差,从而提高信号完整性并简化封装和 PCB 系统设计。

输出驱动器校准

输出驱动器校准功能使 SoC 设计人员可以将输出信号调整到最佳水平,以提高数据速率和系统电压裕度。

片上端接电阻校准

片上端接电阻校准通过确定最佳端接阻值抵消降低信号性能的工艺和运行条件的变化,从而实现更高的数据速率和卓越的 DRAM 设备和模块性能。

资源

新闻

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