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接口 IP

DDR3 PHY

随着设计时间的缩短和对成本敏感度的提高,消费类电子产品需要能够提高灵活性并缩短上市时间的低风险解决方案。我们经过硅验证的 DDR3 PHY 旨在简化集成并针对消费类应用进行了优化,支持低成本封装和电路板设计选项,提升了性能和裕度。

DDR3 工作原理

Rambus DDR3 内存 PHY 针对消费类应用进行了优化,降低了系统成本,提升了性能,缩短了上市时间。该 PHY 完全兼容 1.5V 的 DDR3 和 1.35V 的 DDR3L,可扩展至 2133Mbps,在设计阶段对替代 SOC、封装和 PCB 环境进行了大量建模与仿真,以简化实现并确保设计一次性成功。为了提高设计的灵活性,R+ DDR3 PHY 支持引线键合(最高可达 1600 Mbps)和倒装芯片(最高可达 2133 Mbps)封装选项,并兼容 4 层和 6 层 PCB 设计。此外,还采用 FlexPhase™ 电路,支持每字节时序调整电路校正数据和时钟信号的偏差,从而提高信号完整性并简化封装和 PCB 系统设计。

DDR3 PHY 经过了全面符合标准的测试,可用于 28LP 工艺。

DDR3 Memory Interface Subsystem

DDR3 子系统示例

解决方案产品

协议兼容性

协议数据速率 (Gbps)应用
DDR3 (1.5V)1600-2133消费类电子产品
DDR3L (1.35V)1600-1866消费类电子产品

发明

FlexPhase™ 时序调整电路

FlexPhase 每比特时序调整电路校正数据和时钟信号的偏差,从而提高信号完整性并简化封装和 PCB 系统设计。

输出驱动器校准

输出驱动器校准功能使 SoC 设计人员可以将输出信号调整到最佳水平,以提高数据速率和系统电压裕度。

片上端接电阻校准

片上端接电阻校准通过确定最佳端接阻值抵消降低信号性能的工艺和运行条件的变化,从而实现更高的数据速率和卓越的 DRAM 设备和模块性能。

资源

新闻

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