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DDR4 多模态 PHY

我们的 DDR4 多模态内存 PHY 专为服务器、网络、计算和消费类应用设计,针对性能和功率效率进行了优化,同时保持与行业标准 DDR4、DDR3、LPDDR3 和 LPDDR2 接口完全兼容。这种广泛的兼容性,加上支持各种数据速率,为我们的客户提供了卓越的设计灵活性和集成便捷性。

DDR4 多模态 PHY 工作原理

DDR4 多模态 PHY 是一款符合 DFI 3.1 标准的内存接口,支持 UDIMM 和 RDIMM 模块以及主板 DRAM 拓扑,适用于各种企业和消费类应用。

我们经过硅验证的 PHY 由命令/地址 (C/A) 块、时钟和电源管理块以及数据 (DQ) 宏单元组成,可创建 72 位宽的信道。它经过了全面符合标准的测试,囊括稳健运行所需的所有组件,可用于 GF 28SLP 和 SS 28 LPP 工艺。

PHY 在设计阶段还进行了大量建模与仿真,以简化实现。

DDR4 Multi-modal Subsystem Example

DDR4 多模态子系统示例

解决方案产品

  • 基于 PLL 的时钟,内部时钟与内存控制器接口上的并行时钟保持一致
  • 自动初始化
  • 支持 x72 位信道
  • 支持多种 DRAM 宽度(x4、x8、x16、x32)
  • 支持单信道,1 至 4 级
  • 可选择低功耗运行状态
  • 符合 DFI 3.1 标准,易于集成内存控制器
  • 可编程输出阻抗和片上端接电阻
  • 输出阻抗的 ZQ 校准和片上校准
  • 采用标准 8 层 6020 金属层堆栈
  • 支持叠层封装和 C4 倒装芯片封装选项
  • 状态观察寄存器接口
  • 适用于现场测试的测试流量生成和错误检查
  • LabStation™ 软件环境,适于进行系统级启动、符合标准的测试和验证
  • 经过全面符合标准测试的硬核 (GDSII):针对 SOC 布局的南北侧进行了优化
  • SOC 布局的南北侧
  • 完整的设计视图:
    • 门级模型和 IO 模型
    • 验证测试平台
    • 布局摘要(.lef)
    • 时序模型(.lib)
  • 内存控制器参考设计
  • 完整文档
    • 集成指南
    • 封装和 PCB 设计指南
    • ASIC/DFT 制造指南
    • 测试和符合标准的测试用户指南
    • Verilog 模型
    • CDL 网表*(.cdl)
    • ATPG 模型
    • GDSII 布局
    • DRC 和 LVS 报告
全面的芯片和系统设计审查
  • 启动/项目审查
  • 平面图审查
  • 测试/符合标准的测试计划审查
  • 封装设计审查
  • 电路板设计审查
  • 最终芯片集成审查
  • 启动和测试审查
工程设计服务:
  • 封装设计
  • 系统板布局
  • 基于统计的信号与电源完整性分析

协议兼容性

协议数据速率 (Gbps)应用
DDR4800-2400计算
DDR3 (1.5V)800-2133消费类电子产品
DDR3L (1.35V)800-1866消费类电子产品
DDR3U (1.25V)800-1866低功耗消费类电子产品
LPDDR3e333-2133移动
LPDDR3333-1600移动
LPDDR2333-1066移动

发明

FlexPhase™ 时序调整电路

FlexPhase 每比特时序调整电路校正数据和时钟信号的偏差,从而提高信号完整性并简化封装和 PCB 系统设计。

输出驱动器校准

输出驱动器校准功能使 SoC 设计人员可以将输出信号调整到最佳水平,以提高数据速率和系统电压裕度。

片上端接电阻校准

片上端接电阻校准通过确定最佳端接阻值抵消降低信号性能的工艺和运行条件的变化,从而实现更高的数据速率和卓越的 DRAM 设备和模块性能。

资源

新闻

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