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产品简介DDR4 工作原理
Rambus DDR4 内存 PHY 的数据速率业内领先，高达 3200 Mbps，并且兼容 JEDEC 标准 DDR4 和 DDR3。这款经过硅验证的 PHY 旨在满足最苛刻的网络和数据中心应用的需求，将性能和功率效率与卓越的设计灵活性相结合，为客户提供易于集成的差异化解决方案。
该 PHY 由命令/地址 (C/A) 宏单元和数据 (DQ) 宏单元组成，可创建 72 位宽的信道。
The Rambus DDR4 PHY and Northwest Logic DDR4 controller used together comprise a complete DDR4 memory interface subsystem. Alternatively, these cores can be licensed separately to be paired with 3rd-party DDR4 controller or PHY solutions.
AI和HPC的2.5D/3D封装解决方案
对于AI和HPC的应用，2.5D/3D结构使HBM2E存储器能够在非常紧凑的空间里提供出色的带宽、容量和延迟。然而，相同的结构也导致更大的设计复杂性，并提出了一系列新的实现注意事项。解决方案产品
特点
- 自动初始化（PHY 独立模式）
- 支持每个信道从 x16 到 x72 的多信道配置
- 支持单信道，1 至 4 级
- 可选择低功耗运行状态
- 符合 DFI 4.0 和 3.1 标准，易于集成内存控制器
- 可编程输出阻抗和片上端接电阻
- 提供南北、东西和拐角配置
- 输出阻抗的 ZQ 校准和片上校准
- 采用标准 8 层 602011 或 13 金属层堆栈。
- 支持叠层封装和 C4 倒装芯片封装选项
- 状态观察寄存器接口
- 适用于现场测试的测试流量生成和错误检查
- LabStation™ 软件环境，适于进行系统级启动、符合标准的测试和验证
可交付成果
- 经过全面符合标准测试的硬核 (GDSII)：
- SOC 布局的南北侧
- 完整的设计视图：
- 门级模型和 IO 模型
- 验证测试平台
- 布局摘要(.lef)
- 时序模型(.lib)
- 内存控制器参考设计
- 完整文件
- 集成指南
- 封装和 PCB 设计指南
- ASIC/DFT 制造指南
- 测试和符合标准的测试用户指南
- Verilog 模型
- CDL 网表*(.cdl)
- ATPG 模型
- GDSII 布局
- DRC 和 LVS 报告
服务
全面的芯片和系统设计审查
- 启动/项目审查
- 平面图审查
- 测试/符合标准的测试计划审查
- 封装设计审查
- 电路板设计审查
- 最终芯片集成审查
- 启动和测试审查
工程设计服务：
- 封装设计
- 系统板布局
- 基于统计的信号与电源完整性分析
协议兼容性
| 协议 | 数据速率 (Gbps) | 应用 |
|---|---|---|
| DDR4 | 1600-3200 | 数据中心和网络 |
| DDR3 (1.5V) | 1066-2133 | 数据中心和网络 |
| DDR3L (1.35V) | 1066-2133 | 数据中心和网络 |
| DDR3U (1.25V) | 1066-2133 | 数据中心和网络 |
发明
FlexPhase™ 时序调整电路
FlexPhase 每比特时序调整电路校正数据和时钟信号的偏差，从而提高信号完整性并简化封装和 PCB 系统设计。
输出驱动器校准
输出驱动器校准功能使 SoC 设计人员可以将输出信号调整到最佳水平，以提高数据速率和系统电压裕度。
来自博客
资源
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