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接口 IP

28G 多协议 SerDes PHY

28G 多协议 SerDes (MPS) PHY 是一款全面的 100 千兆以太网 (GbE) 解决方案,针对网络和数据中心应用中典型的长距离信道的功耗和面积进行了优化。

28G 工作原理

Rambus 28G MPS PHY 是全面的 IP 解决方案,可在网络和服务器系统典型的挑战性信号环境中提供企业级性能。凭借高性能和多协议兼容性,PHY 在各种行业标准互连协议采用的插入损耗超过 30dB 的铜缆和背板信道中支持 1.25 至 28.1 Gbps 的数据速率。它能够通过一种可扩展的高效架构针对特定的应用进行优化,该架构具有可编程的自适应接收均衡功能,并支持发送 FIR 自适应。

MPSL Subsystem Example

28G MPS PHY 子系统示例

28G MPS PHY 采用面向系统的方法进行设计,优化性能和功能时考虑了接口、互连和信道,以最大限度地提高在当今最具挑战性的系统环境和应用中的灵活性。这使得 PHY 成为多种长距离、铜缆和背板系统环境的理想选择。

解决方案产品

  • 支持 1.25 – 28.1 Gbps 数据速率
  • 针对低功耗运行和南/北芯片边缘放置进行了优化
  • 配有片上电容器的交流耦合 RX 前端
  • 灵活的 ASIC 接口,可在多个 PMA 硬核之间共享阻抗代码,并减少片上阻抗校准所需外接参考电阻器的数量
  • x4 和 x1 双通道配置
  • LC-PLL 提供多种工作频率
  • 适用于参考时钟倍频的各种可编程倍频器
  • 选择性地从 C4 或内部 ASIC 接口引脚获取差分参考时钟输入
  • 灵活的 ASIC 时钟
  • 从 PLL 到 ASIC 核心的可编程时钟输出
  • 发送到 PMA 的并行数据与来自 ASIC 核心的发送并行数据时钟同步
  • PMA 中严格的通道偏差控制
  • 具有可编程设置的自适应接收均衡器,提供高达 12dB 的 CTLE 和 8 抽头 DFE 支持
  • 支持以太网应用通过反向信道发送 FIR 自适应
  • 嵌入式微控制器可改进系统配置负载
  • 支持内置自检 (BIST) 功能
  • 可以使用低速参考时钟进行高速功能测试
  • 内置 PRBS15/31 以及自定义模式生成和独立测试检查
  • 可选相位超前的内部串行环回
  • PMA 内支持并行环回
  • 通过自适应接收采样器进行现场实时监控,制作接收数据眼 schmoo 图
  • 数字逻辑支持 ATPG 多路扫描
  • 适用于串行链路引脚的 IEEE 1149.6 JTAG 边界扫描
  • 可访问 PMA 寄存器的多个接口
  • 所有 PMA 功能以及扩展功能均可直接控制寄存器
  • 可使用接口或简单的并行读写端口连接 JTAG TAP 控制器
  • 可以根据需要为以太网标准 PHY 提供可选的 MDIO 接口
  • PHY 可以在广泛的工作结温范围(-20°C 至 125°C)内符合规范。PLL、偏置电路和数据路径可在 -40°C 至 125°C 正常运行
  • PMA 硬核
    • Verilog 模型
    • LEF 摘要(.lef)
    • 时序模型(.lib)
    • CDL 网表(.cdl)
    • ATPG 模型
    • IBIS-AMI 模型
    • GDSII 布局
    • DRC 和 LVS 报告
  • 数据表
  • SoC 集成指南

协议兼容性

协议数据速率 (Gbps) 应用
100GBASE-KR425.78125铜背板网络
10GBase-KR10.3125铜背板网络
CEI-28G-VSR19.6-28.1电信和网络
CEI-28G-SR19.9-28.05电信和网络
CEI-28G-MR19.9-28.1电信和网络
CEI-25G-LR19.9-25.8电信和网络
CEI6-SR4.976-6.375电信和网络
CEI11-SR, LR9.95-11.2电信和网络
XAUI/2xXAUI3.125, 6.25芯片间连接
Interlaken 6 G4.976-6.375网络
JESD 204B/C3.125 – 25高速数据转换器连接
CAUI (10x)
XLAUI (4x)
10.3125芯片间连接
CAUI-428.1芯片间连接
SFI / XFI10.3125XFP 和 SFP+ 光通信模块
CPRI1.22 – 24.33无线基站
Infiniband EDR25.78125高性能服务器连接
Infiniband FDR14.0625高性能服务器连接
SerDes Signal Integrity Challenges at 28Gbps and Beyond

SerDes 在 28Gbps 及更高速率下面临信号完整性挑战

随着数据速率超过 28Gbps 达到 56Gbps 甚至更高,越来越难以保持信号完整性。在高达 28Gbps 的速率下,由 1 和 0 组成的 NRZ 是首选的标准化编码方案。NRZ 有两个幅度电平,其中在每个符号中包含 1 比特信息,因此也被称为 PAM2(2 电平脉冲幅度调制)。随着串行数据速率达到每个信道 56 Gb/s,带宽增加所导致的信号损伤促使高速串行数据行业采用 PAM4,即 4 电平脉冲幅度调制。对于 PAM4 信号,波特率等于比特率的一半,奈奎斯特频率等于比特率的四分之一。与 PAM2/NRZ 相比,PAM4 通过在每个符号中传输两比特,将给定数据速率的带宽减半。工程师因此可以将信道中的比特率翻倍,而无需将所需带宽增加一倍。

发明

基于相位内插器的 CDR

与基于 PLL 的 CDR 相比,降低了时钟和数据恢复 (CDR) 电路的成本、功耗和面积,提升了高速并行和串行链路的抖动性能。

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