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产品简介6G 工作原理
Rambus 6G 多协议 SerDes (MPS) PHY 是一款通用高速串行链路子系统，支持 1.25 Gbps 到 6.375 Gbps 的数据速率。针对功耗和面积进行了优化，甚至可以媲美单协议解决方案。
PHY 配有支持各种网络协议的 PMA 硬核和符合 PIPE4 标准的 PCIe 专用 PCS-BIST 软核。它们仅需最低程度的宽边控制，适用于 x2、x4 和 x8 通道配置。这提高了 PHY 的灵活性，可以支持各种应用。
MPSL 子系统示例
6G PHY 可以进行内置自检 (BIST)，具有 PRBS 检查器及发送和接收均衡功能，并支持各种参考倍频系数，提升了系统裕度和性能。这可以确保信号质量最佳，并提高了设计灵活性。
可用于 TSMC 和 Global Foundry 工艺节点。
解决方案产品
特点
- x1、x2、x4 和 x8 双通道配置
- 发送摆幅至少为 800 mV 差分峰峰值
- 支持交流耦合接口
- 优化功耗的细粒度上电/下电功能，以及关闭未使用链路的功能
- 6.375 Gbps 速率下的 BER 小于 10-15
- 支持低参考时钟频率的各种 PLL 倍频
- 灵活的 ASIC 时钟
- PMA 通道间 2UI 的严格偏差控制
- 具有多级去加重功能的单抽头发送均衡器
- 支持 PCIe 和 CEI6-SR 去加重设置
- 具有可编程设置的接收线性均衡器，在 6.4Gbps 的速率下提供高达 8dB 的增益
- 可扩展寄存器接口，可与多个 PMA 和 PCS-BIST 软核进行通信
- 内置自检 (BIST) 功能，支持 ATPG 和 AC/DC 边界扫描
- 内置 PRBS 模式生成和独立环回测试检查
- 现场实时监控和接收数据眼 schmoo 图
- 广泛的工作温度范围（-40°C 至 +125°C）
可交付成果
- PMA 硬核
- Verilog 模型
- LEF 摘要(.lef)
- 时序模型(.lib)
- CDL 网表(.cdl)
- ATPG 模型
- IBIS-AMI 模型
- GDSII 布局
- DRC 和 LVS 报告
- PCS-BIST 软核
- RTL 模型
- 数据表
- SoC 集成指南
- 可选设计集成和启动支持服务
服务
全面的芯片和系统设计审查
- 启动/项目审查
- 平面图审查
- 测试/符合标准的测试计划审查
- 封装设计审查
- 电路板设计审查
- 最终芯片集成审查
- 启动和测试审查
工程设计服务：
- 封装设计
- 系统板布局
- 基于统计的信号与电源完整性分析
协议兼容性
| 协议 | 数据速率 (Gbps) | 应用 |
|---|---|---|
| PCIe1/2/3 | 2.5, 5 | 图像处理卡和高带宽外围设备 |
| SATA 1/2/3 | 1.5, 3, 6 | 个人计算和服务器存储 |
| GbE | 1.25 | 背板和铜缆网络 |
| XAUI/2xXAUI | 3.125,6.25 | 网络 |
| CEI6-SR | 4.976-6.375 | 电信和网络 |
| USB 2/3 | 0.4, 5 | 计算和外围设备连接 |
| Interlaken | 4.976-6.375/； | 网络 |
SerDes 在 28Gbps 及更高速率下面临信号完整性挑战
随着数据速率超过 28Gbps 达到 56Gbps 甚至更高，越来越难以保持信号完整性。在高达 28Gbps 的速率下，由 1 和 0 组成的 NRZ 是首选的标准化编码方案。NRZ 有两个幅度电平，其中在每个符号中包含 1 比特信息，因此也被称为 PAM2（2 电平脉冲幅度调制）。随着串行数据速率达到每个信道 56 Gb/s，带宽增加所导致的信号损伤促使高速串行数据行业采用 PAM4，即 4 电平脉冲幅度调制。对于 PAM4 信号，波特率等于比特率的一半，奈奎斯特频率等于比特率的四分之一。与 PAM2/NRZ 相比，PAM4 通过在每个符号中传输两比特，将给定数据速率的带宽减半。工程师因此可以将信道中的比特率翻倍，而无需将所需带宽增加一倍。
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