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我们的 6G 多协议 SerDes (MPS) PHY 是一款通用高速串行链路子系统,支持各种标准,优化了占用空间和功率包络,甚至可与单协议解决方案相媲美。
Rambus 6G 多协议 SerDes (MPS) PHY 是一款通用高速串行链路子系统,支持 1.25 Gbps 到 6.375 Gbps 的数据速率。针对功耗和面积进行了优化,甚至可以媲美单协议解决方案。
PHY 配有支持各种网络协议的 PMA 硬核和符合 PIPE4 标准的 PCIe 专用 PCS-BIST 软核。它们仅需最低程度的宽边控制,适用于 x2、x4 和 x8 通道配置。这提高了 PHY 的灵活性,可以支持各种应用。
MPSL 子系统示例
6G PHY 可以进行内置自检 (BIST),具有 PRBS 检查器及发送和接收均衡功能,并支持各种参考倍频系数,提升了系统裕度和性能。这可以确保信号质量最佳,并提高了设计灵活性。
可用于 TSMC 和 Global Foundry 工艺节点。
全面的芯片和系统设计审查
工程设计服务:
4.976-6.375/;
随着数据速率超过 28Gbps 达到 56Gbps 甚至更高,越来越难以保持信号完整性。在高达 28Gbps 的速率下,由 1 和 0 组成的 NRZ 是首选的标准化编码方案。NRZ 有两个幅度电平,其中在每个符号中包含 1 比特信息,因此也被称为 PAM2(2 电平脉冲幅度调制)。随着串行数据速率达到每个信道 56 Gb/s,带宽增加所导致的信号损伤促使高速串行数据行业采用 PAM4,即 4 电平脉冲幅度调制。对于 PAM4 信号,波特率等于比特率的一半,奈奎斯特频率等于比特率的四分之一。与 PAM2/NRZ 相比,PAM4 通过在每个符号中传输两比特,将给定数据速率的带宽减半。工程师因此可以将信道中的比特率翻倍,而无需将所需带宽增加一倍。
与基于 PLL 的 CDR 相比,降低了时钟和数据恢复 (CDR) 电路的成本、功耗和面积,提升了高速并行和串行链路的抖动性能。
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