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接口 IP

PCIe 4.0 SerDes PHY

Rambus PCI Express (PCIe) 4.0 SerDes PHY 旨在高性能计算的困难系统环境中最大限度地提高接口速度。这是一款针对面积进行过优化、经过硅验证的低功耗 IP,采用面向系统的方法设计,为我们的客户提供最大的灵活性和轻松的集成。PCIe 4 SerDes PHY 支持 PCIe 4.0、3.0 和 2.0,并支持全面投产。

Rambus PCIe 4.0 工作原理

Rambus PCIe 4.0 SerDes PHY 是一款高性能串行链路子系统。我们的 PCIe 4.0 PHY 针对挑战性高损耗信道的功耗进行了优化,是网络、存储和数据中心系统的理想选择。

PHY 配有支持 PCIe 4.0、3.0 和 2.0 协议的 PMA 硬核和符合 PIPE4.2 标准的 PCIe 物理编码子层 (PCS) 软核。

PCIe 4.0 Interface Subsystem Example
PCIe 4.0 Interface Subsystem Example

它们仅需最低程度的宽边控制,适用于 x2、x4 和 x8 通道配置。这提高了 PHY 的灵活性,可以支持各种应用。PCIe 4.0 PHY 通过第三方合规性测试和内部互操作性系统测试进行了严格测试。

为了提升系统裕度和性能,我们的解决方案具有发送和接收均衡和完全均衡自适应功能。这可以确保即使存在信道和系统干扰也能恢复数据。

我们的 PCIe 4 SerDes PHY 可用于 TSMC、Global Foundry 和 Samsung 工艺节点。

解决方案产品

  • x2、x4 和 x8 双通道配置
  • 灵活的 ASIC 时钟
  • PMA 通道间 2UI 的严格偏差控制
  • 具有多级去加重功能的 3 抽头 Tx 有限脉冲响应 (FIR) 均衡器
  • Tx 通道 ±1UI 变化范围内的确定性延迟
  • 具有可编程设置的连续时间线性均衡器 (CTLE),在奈奎斯特频率提供高达 12dB 的增益峰值
  • 自动校准关键电路,以最大限度地提高性能和收益率
  • 支持分叉和四分叉模式
  • 6 抽头 Rx DFE(判决反馈均衡器)
  • 二阶 CDR,满足 SSC 和 RX 正弦抖动要求
  • 可扩展寄存器接口,可与多个 PMA 和 PCS-BIST 软核进行通信
  • 内置自检 (BIST) 功能,支持 ATPG 和 AC/DC 边界扫描
  • 内置 PRBS 模式生成和独立环回测试检查
  • 现场实时监控和接收数据眼 schmoo 图
  • 广泛的工作温度范围(-40°C 至 +125°C)
  • 包括 ESD 结构
  • SRIS 支持
  • PMA 硬核
    • Verilog 模型
    • LEF 摘要(.lef)
    • 时序模型(.lib)
    • CDL 网表(.cdl)
    • ATPG 模型
    • IBIS-AMI 模型
    • GDSII 布局
    • DRC 和 LVS 报告
  • PCS-BIST 软核
    • RTL 模型
  • 数据表
  • SoC 集成指南
  • 可选设计集成和启动支持服务

协议兼容性

协议数据速率 (Gbps)应用
PCIe 2.04高带宽外围设备和图像处理卡
PCIe 3.08企业解决方案和芯片间连接
PCIe 4.016超大规模数据中心和大数据应用
SerDes Signal Integrity Challenges at 28Gbps and Beyond

SerDes 在 28Gbps 及更高速率下面临信号完整性挑战

随着数据速率超过 28Gbps 达到 56Gbps 甚至更高,越来越难以保持信号完整性。在高达 28Gbps 的速率下,由 1 和 0 组成的 NRZ 是首选的标准化编码方案。NRZ 有两个幅度电平,其中在每个符号中包含 1 比特信息,因此也被称为 PAM2(2 电平脉冲幅度调制)。随着串行数据速率达到每个信道 56 Gb/s,带宽增加所导致的信号损伤促使高速串行数据行业采用 PAM4,即 4 电平脉冲幅度调制。对于 PAM4 信号,波特率等于比特率的一半,奈奎斯特频率等于比特率的四分之一。与 PAM2/NRZ 相比,PAM4 通过在每个符号中传输两比特,将给定数据速率的带宽减半。工程师因此可以将信道中的比特率翻倍,而无需将所需带宽增加一倍。

发明

基于相位内插器的 CDR

与基于 PLL 的 CDR 相比,降低了时钟和数据恢复 (CDR) 电路的成本、功耗和面积,提升了高速并行和串行链路的抖动性能。

资源

新闻

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