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接口 IP

PCIe 5.0 SerDes PHY

Rambus PCI Express (PCIe) 5.0 和 Compute Express Link (CXL) PHY 是进行了面积优化的低功耗硅 IP 核心,采用面向系统的方法设计,可最大限度提高集成的灵活性和便利性。在针对人工智能 (AI)、数据中心、边缘计算、5G 基础设施和图像处理的性能密集型应用中最高可提供 32 GT/s 的数据速率。Northwest Logic Expresso 5.0 控制器核心包含完整的 PCIe 5.0 SerDes 子系统。或者,可以将其与符合 PIPE 5.2 标准的第三方控制器集成。PCIe 5 SerDes PHY 支持 PCIe 5.0、4.0、3.0 和 2.0,并支持全面投产。

PCIe 5.0 接口的工作方式

具有 Expresso 5.0 数字控制器的 Rambus PCIe 5.0 PHY 包含高性能的串行链路子系统。我们的 PCIe 5.0 接口解决方案针对挑战性高损耗信道的功耗进行了优化,非常适合性能密集型 AI、数据中心、边缘计算、5G 基础设施和图像处理应用。 PHY 包含支持 PCIe 5.0、4.0、3.0 和 2.0 协议的 PMA 硬核和符合 PIPE 5.2 标准的 PCIe 物理编码子层 (PCS) 软核。PHY 通过了与 Northwest Logic Expresso 数字控制器的协同验证,也可以与符合 PIPE 5.2 标准的第三方控制器集成。
PCIe 5.0 Interface Subsystem Example
PCIe 5.0 Interface Subsystem Example

PHY 设计为采用最低程度的宽边控制,适用于支持分叉的 x2、x4、x8 和 x16 通道配置。这提高了 PHY 的灵活性,可以支持各种应用。多抽头发送器和自适应接收器均衡支持超过 36dB 的信道插入损耗。

PCIe 5 SerDes PHY 可用于先进的 7nm FinFET 工艺节点。

解决方案产品

  • 完整 SerDes 子系统解决方案,包含由 Rambus 旗下公司 Northwest Logic 协同验证的 Expresso 5.0 数字控制器核心
  • 符合 PIPE 5.2 标准的接口,可与第三方控制器集成
  • PHY 支持 CXL 接口规范
  • 支持分叉的 x1、x2、x4、x8 和 x16 双通道配置
  • 灵活的 ASIC 时钟
  • 具有多级去加重功能的多抽头 Tx 有限脉冲响应 (FIR) 均衡器
  • 连续时间线性均衡器 (CTLE) 和多抽头判决反馈均衡器 (DFE),能够补偿 PVT 中超过 36dB 的信道插入损耗
  • 支持发送器和接收器展频时钟 (SSC),符合有关电磁干扰 (EMI) 的 FCC 法规
  • 可扩展寄存器接口,可与多个 PMA 和 PCS-BIST 软核进行通信
  • 内置自检 (BIST),支持 ATPG 和 AC/DC 边界扫描
  • 内置每信道 PRBS-7、9、11、15、23、31 和用户定义的模式生成以及独立环回测试检查
  • 现场实时监控和接收数据眼 schmoo 图,支持 PCIe RX 裕度功能
  • 广泛的工作温度范围(-40 到 +125 摄氏度)
  • 自动校准关键电路以最大限度地提高性能和良率
  • PMA 硬核
    • Verilog 模型
    • LEF 摘要 (.lef)
    • 时序模型 (.lib)
    • CDL 网表 (.cdl)
    • ATPG 模型
    • IBIS-AMI 模型
    • GDSII 布局
    • DRC 和 LVS 报告
  • PCS-BIST 软核
    • RTL 模型
  • 数据表
  • SoC 集成指南

全面的芯片和系统设计审查

  • 启动/项目审查
  • 平面图审查
  • 测试/符合标准的测试计划审查
  • 封装设计审查
  • 电路板设计审查
  • 最终芯片集成审查
  • 启动和测试审查

工程设计服务:

  • 封装设计
  • 系统板布局
  • 基于统计的信号与电源完整性分析

协议兼容性

协议数据速率 (Gbps) 应用
PCIe 2.05高带宽外围设备和图像处理卡
PCIe 3.08服务器、存储、联网设备
PCIe 4.016服务器、存储、联网设备
PCIe 5.032AI、服务器、存储、联网、5G 基础设施
SerDes Signal Integrity Challenges at 28Gbps and Beyond

SerDes 在 28Gbps 及更高速率下面临信号完整性挑战

随着数据速率超过 28Gbps 达到 56Gbps 甚至更高,保持信号完整性变得越来越困难。在高达 28Gbps 的速率下,由 1 和 0 组成的 NRZ 是首选的标准化编码方案。NRZ 有两个幅度电平,其中在每个符号中包含 1 比特信息,因此也被称为 PAM2(2 电平脉冲幅度调制)。随着串行数据速率达到每个信道 56 Gb/s,带宽增加所导致的信号损伤促使高速串行数据行业采用 PAM4,即 4 电平脉冲幅度调制。 

发明

基于相位内插器的 CDR

与基于 PLL 的 CDR 相比,降低了时钟和数据恢复 (CDR) 电路的成本、功耗和面积,提升了高速并行和串行链路的抖动性能。

资源

新闻

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