At Rambus, we create cutting-edge semiconductor and IP products, spanning memory and interfaces to security, smart sensors and lighting.
支持 USB4 的 PCIe 交换机
联系人
产品简介支持 USB4 的 PCIe 交换机工作原理
支持 USB4 的 PCIe 交换机是可完全配置的扇出交换机，提供一个上行端口和高达 31 个下行端口。它允许设计人员支持 USB4 Hub 中如 USB4 规范所规定的 PCIe 流量隧道，并且还非常适合作为 USB4 设备或主机的补充，用于连接内部或外部 PCIe 设备。
通过实现内部 PCIe 设备，设计人员可以使其 USB4 IC 与众不同，同时减少延迟和功耗。支持 USB4 的 PCIe 交换机为 USB4 Hub、主机和设备提供了灵活、可控制和可配置的 PCIe 交换解决方案。
数据中心的发展演变：借助 PCI Express 6.0 实现向 64 GT/s 信令速率的跃进
PCIe 接口是计算机通信系统的重要组成部分，能够通过高带宽以及低延迟性在各个计算节点（如 CPU、GPU、FPGA 和特定工作负载的加速器）之间实现数据的传输。随着 AI/ML 训练等高级工作负载的带宽需求急剧上升，PCIe 6.0 将信号传输速度提升至 64 GT/s，并在标准中做出了一些迄今为止最大的改变。
解决方案产品
特点
可交付成果
服务
特点
PCI Express 接口（上行和下行端口）
- 根据 USB4 规范 v1.0 设计
- 遵守 PCIe 1.0 协议，但可以任何兼容速度运行
- 1 个上行端口，高达 31 个下行端口
- 支持 PCIe 基本规范修订版 5.0，向后兼容最低至 3.1
- 支持适用于 PCIe (PIPE) 5.x 的 PHY 接口
- 单虚拟通道 (VC) 实现
- 可配置 PIPE 接口（8 位、16 位、32 位、64 位）
- 可配置的接收和重播缓冲器大小
- 每个端口上支持的高级错误报告 (AER)
- ECRC 生成和检查
- 按照 Hub 的 USB4 规范规定支持 LTR、ACS、FPB、PTM、热插拔
- 支持通道反转
- 交换机上行端口支持多个物理功能
- 支持流程中处理
- ASPM L1、L2
- 门控时钟和电源门控
- 下行端口之间的点对点通信
交换逻辑
- PCIe TLP 路由：配置、内存写入/读取、I/O 和消息包
- L1 和唤醒事件转发
- 下行端口之间的点对点事务支持
- 支持广播和多播
- 支持下行端口控制（DPC 和 eDPC）
- 循环仲裁
- 无包缓冲（贯穿式架构），以减少延迟
- 内置高级数据保护，包括 ECRC、LCRC、ECC 和奇偶校验
- 可用于交换机逻辑监控的测试端口
- 集成跨时钟域以支持交换逻辑中用户指定的频率
独家特点和功能
- 完全透明的设计，无需主机配置和管理软件
- 内置对连接 PIPE 的嵌入式端点（包括 64 位 PIPE）的支持，以减少 BOM、延迟和功耗
- 可使用相同的 RTL 代码库在 ASIC 和 FPGA 上无缝实施，在 FPGA 上高达 x8 Gen4/端口（或 x16 Gen3）
- 市场上最低延迟的交换逻辑（2 个时钟周期）
- 架构允许在流中插入自定义处理（即，筛选、加密等）
- 唯一支持热插拔的解决方案
可交付成果
IP 文件
- Verilog RTL 源代码
- 功能模拟的库
- 配置助手 GUI
验证环境
文档
参考设计
- 可综合 Verilog RTL 源代码
- 模拟环境和测试脚本
- 综合项目和约束文件
服务
高级设计集成服务：
- 自定义 IP 以添加客户特定功能
- 生成自定义参考设计
- 生成自定义验证环境
- 设计/架构审核和咨询
来自博客
资源
新闻
相关文章
网络研讨会
