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PCIe 5.0 多端口交换机
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产品简介PCIe 5.0 多端口交换机工作原理
PCIe 5.0 交换机 IP 透明地管理上行-下行数据流以及下行端口之间的点对点传输，带来连接多个设备（包括 NVMe SSD）所需的灵活性、可扩展性和可配置性。它支持设计人员使用更少的 PHY，减少延迟、功耗和成本。
PCIe 5.0 多端口交换机已经过商用和内部开发的 VIP 和测试套件广泛的验证。2016 年以来， 其通过了 PCI-SIG 认证，并常用作 PCIe 合规性测试的互操作性主机平台。
数据中心的发展演变：借助 PCI Express 6.0 实现向 64 GT/s 信令速率的跃进
PCIe 接口是计算机通信系统的重要组成部分，能够通过高带宽以及低延迟性在各个计算节点（如 CPU、GPU、FPGA 和特定工作负载的加速器）之间实现数据的传输。随着 AI/ML 训练等高级工作负载的带宽需求急剧上升，PCIe 6.0 将信号传输速度提升至 64 GT/s，并在标准中做出了一些迄今为止最大的改变。
解决方案产品
特点
可交付成果
服务
特点
PCI Express 接口（上行和下行端口）
- 1 个上行端口，高达 31 个下行端口
- 高达 x16 链路宽度/端口
- 链路速率 2.5、5.0、8.0、16 和 32 Gbps/通道（Gen1、Gen2、Gen3、Gen4、Gen5 速率）
- 支持 PCI Express 基本规范修订版 5.0，并符合 16 GT/s、8 GT/s 和 5 GT/s 的 PCIe 4.0 和 PCIe 3.1 规范
- 符合 PCI Express (PIPE) 5.x 的 PHY 接口标准
- 单虚拟通道 (VC) 实现
- 嵌入式端点的可配置 PIPE 接口（8 位、16 位、32 位、64 位）
- 可配置的接收和重播缓冲器大小
- 每个端口上支持的高级错误报告 (AER)
- ECRC 生成和检查
- 支持 ARI
- 支持通道反转
- 链路宽度、链路速度、均衡设置和 PIPE 接口宽度/PCIe 端口的独立配置
- 交换机上行端口支持多个物理功能
- 支持每个下行端口上的热插拔
- 支持访问控制服务 (ACS)
- 支持优化缓冲器清空/填充 (OBFF)
交换逻辑
- PCIe TLP 路由：配置、内存写入/读取、I/O 和消息包
- L1 和唤醒事件转发
- 下行端口之间的点对点事务支持
- 支持广播和多播
- 支持下行端口控制 (DPC)
- 循环仲裁
- 无包缓冲（贯穿式架构），以减少延迟
- 内置高级数据保护，包括 ECRC、LCRC、ECC 和奇偶校验
- 可用于交换机逻辑监控的测试端口
- 集成跨时钟域以支持交换逻辑中用户指定的频率
独家特点和功能
- 完全透明的设计，无需主机配置和管理软件
- 内置对连接 PIPE 的嵌入式端点（包括 64 位 PIPE）的支持，以减少 BOM、延迟和功耗
- 可使用相同的 RTL 代码库在 ASIC 和 FPGA 上无缝实施，在 FPGA 上高达 x8 Gen4/端口（或 x16 Gen3）
- 市场上最低延迟的交换逻辑（2 个时钟周期）
- 架构允许在流中插入自定义处理（即，筛选、加密等）
- 唯一支持热插拔的解决方案
可交付成果
IP 文件
- Verilog RTL 源代码
- 功能模拟的库
- 配置助手 GUI
文档
PCI Express 总线功能模型
- 加密模拟库
软件
- PCI Express Windows x64 和 Linux x64 设备驱动程序
- PCIe C API
参考设计
- 可综合 Verilog RTL 源代码
- 模拟环境和测试脚本
- 综合项目和 DC 约束文件 (ASIC)
- 支持的 FPGA 硬件平台 (FPGA) 的综合项目和约束文件
服务
高级设计集成服务：
- 集成商业和专有 PCIe PHY IP
- 自定义 PCIe PCS 层的开发和验证
- 自定义控制器 IP 以添加客户特定功能
- 生成自定义参考设计
- 生成自定义验证环境
- 设计/架构审核和咨询
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