Compute Express Link (CXL) 控制器 IP

实现高带宽缓存一致性互连性能

CXL 控制器 IP

Rambus 的高性能 Compute Express Link™ (CXL™) 3.0 和 2.0 控制器经过优化,适用于 SoC、ASIC 和 FPGA。这些行业领先的高性能接口解决方案适用于人工智能/机器学习、数据中心和边缘应用。

版本最高数据速率 (GT/s)控制器集成 AXI 的控制器
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CXL 控制器 IP

特点CXL 3.0 控制器CXL 2.0 控制器
数据速率 (GT/s)6432
支持的协议CXL.io
CXL.mem
CXL.cache
CXL.io
CXL.mem
CXL.cache
通道配置x1,x2,x4,x8,x16x1,x2,x4,x8,x16
PIPE 规范支持PIPE 5.x,带 8、16、32、64 和 128 位可配置的 PIPE 接口宽度PIPE 5.x,带 8、16、32、64 和 128 位可配置的 PIPE 接口宽度
硅实现主机,设备,交换机端口,双模/共享主机,设备,双模/共享
QuickBoot 模式可选可选
向后兼容性2.0,1.11.1

CCIX 控制器 IP

CXL 互连子系统

Rambus CXL 控制器将通过硅验证的 PCIe 控制器架构用于 CXL.io 路径,添加了 CXL 标准特有的 CXL.cache 和 CXL.mem 路径。该控制器提供 CXL.io 流量的原生发送/接收用户接口,以及 CXL.mem 和 CXL.cache 流量的 Intel CXL-cache/mem 协议接口 (CPI)。

所提供的图形用户界面 (GUI) 向导使设计人员可以通过启用、禁用和调整大量参数,来根据他们的具体要求设定使用该 IP,包括 CXL 设备类型、PIPE 接口配置、缓冲器大小和延迟、低功耗支持、SR-IOV 参数等。以实现最优吞吐量、延迟、大小和功耗。

CXL 2.0 Controller Block Diagram
CXL 3.0 控制器框图

The controller can be delivered standalone or integrated with the customer’s choice of CXL 3/PCIe 6 PIPE compliant SerDes. It can also be provided with example reference designs for integration with FPGA SerDes.

CXL 内存互连计划:引领数据中心架构新时代

Download our white paper: CXL Memory Initiative: Enabling a New Era of Data Center Architecture

为了应对数据呈指数级增长趋势所带来的挑战,整个行业即将迎来数据中心架构的突破性转变,这将从根本上改变全球数据中心的性能、效率和成本。近几十年来未有重大变化的服务器架构,如今正在其设计上迈出革命性的一步,以满足高级工作负载带来的日益增长的数据及性能需求。

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