At Rambus, we create cutting-edge semiconductor and IP products, spanning memory and interfaces to security, smart sensors and lighting.
PCIe 5.0 控制器
Rambus PCIe 5.0 控制器（原名 PLDA 的 XpressRICH）设计为旨在最大程度实现 PCI Express® (PCIe®) 5.0 的性能以及出色的设计灵活性，并可轻松集成。它完全向后兼容 PCIe 4.0 和 3.1/3.0。此外，还可提供集成 AXI 的 PCIe 5.0 控制器（原名 XpressRICH-AXI）。该控制器为人工智能/机器学习 (AI/ML)、数据中心、边缘计算、5G 基础架构和图形处理领域的下一代应用提供高带宽低延迟连接。
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PCIe 5.0 控制器PCIe 5.0 控制器工作原理
PCIe 5.0 控制器是可配置和可扩展的 IP，专为 ASIC 和 FPGA 的实施而设计。它支持 PCIe 5.0、4.0 和 3.1/3.0 规范，以及 PCI Express (PIPE) 规范的 PHY 接口版本 5.x。该 IP 可配置为支持端点、根端口、交换端口和双模式拓扑结构配置，可提供多种不同的使用模式。
Rambus 将 PCIe 5.0 数字控制器与客户所选第三方 PCIe 5.0 PHY 集成并进行了验证。
数据中心的发展演变：借助 PCI Express 6.0 实现向 64 GT/s 信令速率的跃进
PCIe 接口是计算机通信系统的重要组成部分，能够通过高带宽以及低延迟性在各个计算节点（如 CPU、GPU、FPGA 和特定工作负载的加速器）之间实现数据的传输。随着 AI/ML 训练等高级工作负载的带宽需求急剧上升，PCIe 6.0 将信号传输速度提升至 64 GT/s，并在标准中做出了一些迄今为止最大的改变。
解决方案产品
PCIe 5.0 控制器
PCI Express 层
- 由具有 Rambus PCIe 5.0 PHY 的完整 PCIe 5.0 接口子系统构成
- 支持 PCI Express 5.0 修订版1.0 (32 GT/s)、4.0 (16 GT/s)、3.1/3.0 (8 GT/s) 和 PIPE 5.x（8、16、32 和 64 位）规范
- 符合 PCI-SIG 单根 I/O 虚拟化 (SR-IOV) 规范
- 支持端点、根端口、双模、交换端口配置
- 在 Gen5、Gen4、Gen3、Gen2、Gen1 速度条件下支持 x16、x8、x4、x2、x1
- 支持高达 64 个物理功能 (PF)、512 个虚拟功能 (VF)
- 支持 AER、ECRC、ECC、MSI、MSI-X、多功能、交叉链路、DOE、CMA over DOE 和其他可选功能及 ECN
- 其他可选功能包括 OBFF、TPH、ARI、LTR、IDO、L1 PM 基底等
用户接口层
- 512 位或 256 位发送/接收低延迟用户接口
- 在 TLP 旁路模式中每个时钟周期高达 2 TLP（TLP 链）
- 用户可选择的事务/应用层时钟频率
- PCIe 配置访问、内部状态监控、调试等的边带信令
- 可选事务层旁路
完整性和数据加密 (IDE)
- 实施 PCI Express IDE ECN
- 可配置的 IDE 引擎
- 支持 x1 到 x16 通道
- PCIe IDE 采用 256 位或 512 位数据总线
- 针对差异化工艺节点，提供可配置管道阶段，用于实现最佳成本和性能平衡
- 支持控制和滑动模式
- 支持多流
- 利用高性能 AES-GCM 进行加密、解密、验证
- 1、2、4、8 个 TLP 的 PCIe IDE TLP 聚合
- PCIe IDE 自动 IDE 前缀插入和检测
- PCIe IDE 自动 IDE 同步/失败消息生成
- PCRC 计算和验证
- 高效键控/刷新
- 旁路模式
独家特点和功能
- 内部数据路径大小基于最大链路速度和宽度自动扩展或缩减（256、512 位），以减少门数并实现最优吞吐量
- 可动态调整的应用层频率，低至 8Mhz，以改善节能
- 可选的 MSI/MSI-X 寄存器重映射到内存，在实施 SR-IOV 时减少门数
- 利用可配置的管道，可以实现在 Intel 和 Xilinx FPGA 上全速运行，以及对产品FPGA 设计的全面支持（在支持时）
- 超低发送和接收延迟（不包括PHY）
- 利用接收端（接收流）智能缓冲器管理，可以在应用逻辑中实施自定义信用管理方案
- 利用合并重放和发送缓冲器，可实现更低的内存占用
- 高级可靠性、可用性、可维护性 (RAS) 功能，包括 LTSSM 定时器覆盖、ACK/NAK/重放 /UpdateFC 定时器覆盖、解码的 PIPE 接口访问、接收和发送路径上的错误注入、恢复详细状态等，允许在任务关键型 SoC 中安全可靠地部署 IP
- 可选的事务层旁路允许客户专用事务层和应用层
- 可选的 QuickBoot 模式使链路训练速度提升至 4 倍，将系统级别模拟时间缩短 20%
集成 AXI 的 PCIe 5.0 控制器
PCI Express 层
- 由具有 Rambus PCIe 5.0 PHY 的完整 PCIe 5.0 接口子系统构成
- 支持 PCI Express 5.0 修订版1.0 (32 GT/s)、4.0 (16 GT/s)、3.1/3.0 (8 GT/s) 和 PIPE（8、16、32 和 64 位）规范
- 支持 PCI-SIG 单根 I/O 虚拟化 (SR-IOV) 规范
- 支持端点、根端口、双模配置
- 在 Gen5、Gen4、Gen3、Gen2、Gen1 速度条件下支持 x16、x8、x4、x2、x1
- 支持高达 64 个物理功能 (PF)、512 个虚拟功能 (VF)
- 支持 AER、ECRC、ECC、MSI、MSI-X、多功能、交叉链路、DOE、CMA over DOE 和其他可选功能及 ECN
- 其他可选功能包括 LTR、L1 PM 基底等
AMBA AXI 层
- 符合 AMBA® AXI™ 协议规范（AXI3、AXI4 和 AXI4-Lite）和 AMBA® 4 AXI4-Stream 协议规范
- 支持用户可选择的多个 AXI 接口，包括 AXI 主、AXI 从属、AXI 流
- 每个 AXI 接口数据宽度可独立配置 512、256、128 和 64 位
- 每个 AXI 接口可在单独的时钟域中运行
- 支持的突发传输类型包括 INCR、FIXED、WRAP
- 支持窄位传输
完整性和数据加密 (IDE)
- 实施 PCI Express IDE ECN
- 可配置的 IDE 引擎
- 支持 x1 到 x16 通道
- PCIe IDE 采用 256 位或 512 位数据总线
- 针对差异化工艺节点，提供可配置管道阶段，用于实现最佳成本和性能平衡
- 支持控制和滑动模式
- 支持多流
- 利用高性能 AES-GCM 进行加密、解密、验证
- 1、2、4、8 个 TLP 的 PCIe IDE TLP 聚合
- PCIe IDE 自动 IDE 前缀插入和检测
- PCIe IDE 自动 IDE 同步/失败消息生成
- PCRC 计算和验证
- 高效键控/刷新
- 旁路模式
数据引擎
- 可选内置旧版 DMA 引擎
- 高达 8 个 DMA 通道，Scatter-Gather，描述符预取
- 完成重排序、中断和描述符报告
- 可选的地址转换表，实现PCIe 直接到 AXI 和 AXI直接到 PCIe 的通信
独家特点和功能
- 内部数据路径大小基于最大链路速度和宽度自动扩展或缩减（64、256、512 位），以减少门数并实现最优吞吐量
- 利用可配置的管道，可以实现在 Intel 和 Xilinx FPGA 上全速运行，以及对产品FPGA 设计的全面支持，最高可支持具有相同 RTL 代码 的Gen5x4/Gen4 x8/Gen3 x16 。
- 严格执行PCIe 到 AXI 排序规则和 AXI 到 PCIe 排序规则，确保防止 AXI 死锁
- 精心设计的 AXI 桥接和 AXI 互连允许在 AXI 接口上实现完全性能
- 多个 AXI 主接口可用，对于高端 SSD 充分利用吞吐量极为有利
- 高级可靠性、可用性、可维护性 (RAS) 功能，包括 LTSSM 定时器覆盖、ACK/NAK/重放/UpdateFC 定时器覆盖、解码的 PIPE 接口访问、接收和发送路径上的错误注入、恢复详细状态等，允许在任务关键型 SoC 中安全可靠地部署 IP
- 可选的 QuickBoot 模式使链路训练速度提升至 4 倍，将系统级别模拟时间缩短 20%
IP 文件
- Verilog RTL 源代码
- 功能模拟的库
- 配置助手 GUI
文档
PCI Express 总线功能模型
- 加密模拟库
软件
- PCI Express Windows x64 和 Linux x64 设备驱动程序
- PCIe C API
参考设计
- 可综合 Verilog RTL 源代码
- 模拟环境和测试脚本
- 综合项目和 DC 约束文件 (ASIC)
- 支持的 FPGA 硬件平台 (FPGA) 的综合项目和约束文件\
高级设计集成服务：
- 集成商业和专有 PCIe PHY IP
- 自定义 PCIe PCS 层的开发和验证
- 自定义控制器 IP 以添加客户特定功能
- 生成自定义参考设计
- 生成自定义验证环境
- 设计/架构审核和咨询
协议兼容性
| 协议 | 信令速率 (GT/s) | 应用 |
|---|---|---|
| PCIe 3.1/3.0 | 8 | 服务器、存储、网络设备 |
| PCIe 4.0 | 16 | 服务器、存储、网络设备 |
| PCIe 5.0 | 32 | 人工智能、服务器、存储、网络、5G 基础架构 |
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