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CXL 2.0 控制器

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Rambus Compute Express Link™ (CXL™) 2.0 控制器（原名 XpressLINK）将通过硅验证的 PCIe 5.0 控制器架构用于 CXL.io 路径，添加了 CXL 标准特有的 CXL.cache 和 CXL.mem 路径。该控制器提供 CXL.io 流量的原生发送/接收用户接口，以及 CXL.mem 和 CXL.cache 流量的 Intel CXL-cache/mem 协议接口 (CPI)。还有一个具有 AXI 的 CXL 2.0 控制器版本（原名 XpressLINK-SOC），用于 ASIC 和 FPGA 实现，并支持 CXL.io 和 CPI 或 AXI for CXL.mem 和 CPI for CXL.cache 的 AMBA AXI 协议规范，或 AMBA CXS-B 协议规范。

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产品简介

CXL 2.0 产品简介CXL 2.0

集成 AXI 的 CXL 2.0 控制器产品简介集成 AXI 的 CXL 2.0

CXL 2.0 控制器工作原理

该控制器支持 CXL 2.0 规范并向后兼容 CXL 1.1。它符合 Intel PHY Interface for PCI Express (PIPE) 规范版本 5.x。所提供的图形用户界面 (GUI) 向导使设计人员可以通过启用、禁用和调整大量参数，来根据他们的具体要求设定使用该 IP，包括 CXL 设备类型、PIPE 接口配置、缓冲器大小和延迟、低功耗支持、SR-IOV 参数等。以实现最优吞吐量、延迟、大小和功耗。该控制器已经过商用和内部开发的 VIP 和测试套件广泛的验证。它可以与许多第三方

Watch a demonstrate the Rambus Controller IP for CXL 2.0 and the CXL.mem protocol used to access Host-managed Device Memory
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观看我们用于访问主机托管设备内存的 CXL 2.0 和 CXL.mem 协议的控制器 IP 的视频演示。

CXL 2.0 Controller Block Diagram
CXL 2.0 Controller Block Diagram
CXL 2.0 Controller with AXI Block Diagram
CXL 2.0 Controller with AXI Block Diagram

CXL 2.0 控制器已经过商用和内部开发的 VIP 和测试套件广泛的验证。

CXL 内存互连计划：引领数据中心架构新时代

CXL Memory Interconnect Initiative: Enabling a New Era of Data Center Architecture

为了应对数据呈指数级增长趋势所带来的挑战，整个行业即将迎来数据中心架构的突破性转变，这将从根本上改变全球数据中心的性能、效率和成本。近几十年来未有重大变化的服务器架构，如今正在其设计上迈出革命性的一步，以满足高级工作负载带来的日益增长的数据及性能需求。

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